台积电作为目前全球最大的晶圆厂，拥有庞大的客户基数，为了打造出了一个属于自己的设计生态系统，台积电也成立了一个“开放创新平台”，将广大EDA/IP、设计中心、云服务厂商纳入其中。而作为EDA厂商来说，除了要和IC设计公司打好关系以外，同样要与晶圆厂建立深入合作，这样才能拿到最新的工艺库、PDK。

截至2022年7月1日，台积电“开放创新平台”中的电子设计自动化（EDA）联盟已经有了16家EDA公司的加入，包括Ansys、Cadence、新思、西门子EDA和华大九天等厂商。然而，对于最新的工艺和堆叠封装技术来说，台积电对于EDA工具的认证却仅限于四大头部EDA厂商，今年10月底，这些厂商也纷纷发布了自己获得认证的消息。

那么，EDA软件到底是什么呢？对芯片来说，有多重要呢？EDA软件界的四大金刚占据怎样的位置？哪些厂商获得台积电的认证？它们与台积电有着怎样的关系？

EDA之于芯片

TMT产业发展焦点的5G芯片、AI芯片，着眼于芯片设计，而芯片设计离不开芯片设计软件EDA，其可谓是芯片产业链“任督二脉”。

EDA是电子设计自动化的简称，是电子设计与制造技术发展中的核心。它是最基础、最上游的领域，贯穿了集成电路产业链的每个环节。

目前，集成电路产业链主要包括上游支撑层、中游制造层及下游应用层等。芯片是数字经济的基石。IC设计是芯片产业的上游。EDA软件和IP核研发则位于IC设计的最上游。

简单地说，EDA就是芯片设计师的画笔和画板，就像操作文档要用Word，制作图片要用Photoshop一样，它能高效设计、控制及管理数十亿电路元件在一颗芯片里协同工作。

EDA非常重要，倘若它出现问题，产业下游的集成电路、电子信息和数字经济都会崩溃。没有EDA，就不可能设计和制造出芯片。

EDA软件四大金刚

芯片进入大规模生产之前，需要进行“试生产”，也就是流片，对完成的设计电路先生产几片、几十片。流片是一个极其昂贵的过程。

在14纳米制程的时代，流片一次的费用大约需要300万美元。而到了7纳米，流片费用则要高达3000万美元。为了防止冒失的浪费，需要通过电子设计自动化（EDA）软件上进行仿真测试。即使所有设计工具的成本都加起来，也抵不上一次流片的费用。因此，要在软件上通过仿真，确保万无一失，才能真正开始流片。

那么什么算是“万无一失”呢？

这是一个被称作签核（Sign-off）的过程。在一个长长的清单上，功耗、噪声、散热、静电等需要逐一签核。只有经被确认过的EDA软件仿真过，晶圆加工厂才会认可相关结果。

每当台积电开行业大会时，整个半导体行业几乎都会洗耳恭听。它会提及到许多已经验证过的工具和方案。对于行业而言，不管哪种方案，都会向它靠拢。经过台积电验证过的，就成为了行业里的金标准，是主流的选择。

对于电子设计自动化软件而言，台积电主要认可的是四大EDA厂商合称MACS，分别是Synopsys、Cadence、Mentor，以及在仿真CAE等领域的龙头企业Ansys。Ansys在EDA软件的刀锋寒光，似乎被其整体品牌的光芒所掩盖，但丝毫不影响其EDA软件成为行业的金标准之一。EDA软件的四大金刚，也在合力主导着芯片发展的方向。

全球EDA市场集中度相当高，如果仅从EDA软件（不包含IP）来看，那么四大金刚的市场占比可以达到80%，美国供应商占据了主导性的地位。剩余的市场份额，则被其它很多的EDA软件所瓜分，其中包括澳大利亚的Altium，美国Silvaco和Aldec等，国内则有今年先后上市的公司概伦电子和华大九天等。但在美国，已经有二十年没有新的EDA公司上市。就全球格局而言，这个市场呈现了高度成熟的迹象。然而，EDA软件是半导体行业的急先锋，它正在酝酿着全新的内涵，以便适应芯片制程的最新风潮。

EDA大厂陆续获得认证

今年10月25日，Cadence宣布自己的数字和定制/模拟设计流程获得了台积电N4P和N3E工艺的认证，支持最新的设计规则手册和在N3工艺用到的FINFLEX技术。Cadence设计流程也为N4P和N3E的PDK进行了加强，为工程师提供更简单的模拟设计迁移、优化的PPA和更快的上市时间。以数字设计全流程为例，Cadence为台积电的N4P和N3E工艺提供了从综合到签核ECO的原生混合高度单元行优化，实现了更好的PPA。

N3E工艺节点EDA工具认证情况 / 台积电

新思的数字和定制设计流程同样获得了台积电N4P和N3E的EDA工具认证，并声称其接口IP产品已经在N3E工艺节点上实现了多次成功流片。而且新思的AI设计工具，DSO.ai和Fusion Compiler，同样打造出了多个经验证的N3E测试案例，实现了更好的PPA和更快的设计周期。显而易见，作为一家逐渐将IP业务壮大起来的EDA公司，新思很好地将这两大业务打入了台积电的设计生态中。

西门子EDA的物理验证平台Calibre、模拟/混合信号电路验证平台Analog FastSPICE也都获得了台积电N4P和N3E工艺的认证。不过在N3E这个工艺节点上，西门子EDA目前针对高密度单元库的APR解决方案和EM/IR分析方案仍在认证过程中，不过从N4P这一节点的情况来看，获得认证也只是时间问题。

不只是最新工艺

获得了针对台积电N3E和N4P的认证后，自然是为两大工艺在移动设备、HPC、定制设计和模拟设计迁移上提供了完备的EDA方案，但同样不可忽视的还有堆叠封装技术以及特种工艺，比如3DFabric、不同节点的毫米波和sub-6G射频工艺等等。

要想实现2.5D/3D的芯片设计，尤其需要与EDA/IP厂商的深度联合，这样才能加快封装/芯片的联合设计，解决散热、串行/并行IO、ESD等设计痛点。所以台积电在今年的技术论坛上提出了3Dblox的概念，用于解决复杂系统前端设计中的分区问题，比如先分成bump、via、cap和die等模组，再根据所选的台积电3D封装方案（CoWoS、InFO、SoIC）开展模组化的设计流程。

从目前的认证情况上来看，Ansys、Cadence、西门子EDA和新思都已经获得了3Dblox这一设计方案的认证，然而在一些验证、分析环节，这几家获得的工具认证情况有些差异。比如虽然Cadence、西门子EDA和新思都已经获得了物理验证方案的认证，但在电气验证上只有Cadence和新思两家获得了完备的认证，而且新思在EM/IR分析上用到了Ansys的方案。

再者就是台积电16nm FFC工艺的毫米波射频认证，这一工艺代表了支持毫米波5G的RFIC和5G SoC的下一代方案。几家EDA厂商中，新思、Ansys和是德科技的毫米波射频设计流程获得了台积电的16FFC认证，Cadence的RFIC设计解决方案也获得了该认证。

写在最后

从台积电的EDA工具认证来看，国内EDA厂商在打入台积电设计生态上还有很长的路要走，数字/模拟设计全流程和晶圆厂的深入合作要两手抓。毕竟Ansys走的也并非全流程路线，却依然在不少环节获得了台积电的EDA工具认证，而全流程认证走得最远的依然是Cadence和新思两家厂商。

文章来源： 核芯产业观察，南山林雪萍，飞鲸投研