约75年前，被誉为“21世纪最伟大发明”的晶体管诞生，这项发明涉及科学和技术、团体和社会之间的微妙关系。一起来回顾改变了计算乃至数字世界的伟大芯片，并讲述它们背后的人和故事。

1947年12月23日，第一个基于锗半导体的具有放大功能的点接触式晶体管面世，标志着现代半导体产业的诞生和信息时代正式开启。

三剑合璧，最伟大的发明就此诞生

晶体管的发明可以追溯到1929年，当时工程师利莲·费尔德已经获得了晶体管的专利。然而，由于当时的技术水平，制造该设备的材料不能达到足够的纯度，这使得晶体管暂时无法制造。直到二战时期，许多实验室在硅和锗材料的制造和理论研究方面也取得了许多成就，这些成就为晶体管的发明奠定了基础。

1945年夏天，贝尔实验室正式制定了一个庞大的研究计划：决定以固体物理为主要研究方向。那时候，半导体整流器已经是成熟的装置，人们希望能用半导体制造晶体管，再组成放大器，以开拓电子技术的新领域。

1945年的十月，巴丁加入到贝尔实验室的肖克利小组，参与研究开发制造晶体管的项目。这个小组还有另外两位美国物理学家：课题负责人威廉·肖克利和另一位同事沃尔特·布拉顿。

这三人可谓珠联璧合：肖克利是生于伦敦的美国人，MIT（麻省理工学院）毕业研究半导体的物理博士，当时已经在PN结研究及策划制造晶体管领域奋斗数年，布拉顿是实验高手，而巴丁是理论天才。

对晶体管的课题，肖克利原来有些想法，但和布拉顿一起进行的几次实验都失败了。擅长理论计算的巴丁潜心研究了这个问题，发现电场无法穿越半导体的原因可能是受到金属片屏蔽。他进而提出了固体的表面态和表面能级的概念。巴丁猜想半导体物质的表面存在着一种机制，能激发出一种可防止自身被外场贯穿的特殊状态。这些工作涉及到半导体、导线和电解质之间的点接触，于是小组将研究重点改为材料的表面状态。到1946年冬，他们的研究工作向前迈进了一大步，并且也产出了几篇论文。

经过巴丁的再次计算，他们决定制造“点接触晶体管”。在随后的多次试验中他们发现：锗半导体上两根金属丝的接触点靠得越近，就越有可能引起电流的放大。这需要在晶体表面安置两个大约相距只有5×10-3厘米的触点。

布拉顿有信心克服这最后一道难关，他找来一块三角形的厚塑料版，从尖尖的顶角朝三角形的两边贴上了一片金箔，又小心仔细地用锋利的刀片在顶角的金箔上划了一道细痕，然后将三角塑料版用弹簧压紧在半导体锗的表面上。最后，将一分为二的金箔两边分别接上导线，作为发射极和集电极。加之金属基底引出的基极，总共三条线，将它们分别接到了适当的电源和线路上。

1947年12月16日，他们终于观察到两个触点间的电压增益为100倍的数量级，第一个晶体管就此诞生了！这个划时代的发明——“三条腿的魔术师”原始而笨拙，显得不是那么漂亮。

但很快地，巴丁、布拉顿与肖克利之间，发生了一些不愉快的纠葛。一个月之后，肖克利自己又发明了一种全新的、能稳定工作的“P-N结型晶体管”。总之，晶体管的发明成为人类微电子革命的先声，也使得三人后来共同获得了1956年诺贝尔物理学奖。

但在肖克利对两人研究工作无理的限制和打压下，三人分道扬镳：巴丁1951年接受了伊利诺伊大学香槟分校的教职，转向他很早就想做的超导研究。布拉顿留守贝尔实验室，但转到了另外的部门。再后来，肖克利自己到加州创建硅谷，招聘人才，在硅谷点燃了晶体管发明的人类文明之火！

晶体管技术更迭

晶体管的出现为集成电路、微处理器以及计算机内存的产生奠定了基础，自晶体管诞生到如今，经过了几十年的发展，晶体管也发生了翻天覆地的变化。

平面晶体管

平面工艺是60年代发展起来的一种非常重要的半导体技术。该工艺是在Si半导体芯片上通过氧化、光刻、扩散、离子注入等一系列流程，制作出晶体管和集成电路。凡采用所谓平面工艺来制作的晶体管，都称为平面晶体管。

平面晶体管的基区一般都是采用杂质扩散技术来制作的，故其中杂质浓度的分布不均匀（表面高，内部低），将产生漂移电场，对注入到基区的少数载流子有加速运动的良好作用。所以平面晶体管通常也是所谓漂移晶体管。这种晶体管的性能大大优于均匀基区晶体管。

传统的平面型晶体管技术，业界也存在两种不同的流派，一种是被称为传统的体硅技术(Bulk SI)，另外一种则是相对较新的绝缘层覆硅(SOI)技术。平面Bulk CMOS和FD-SOI曾在22nm节点处交锋了。其中，Bulk CMOS是最著名的，也是成本最低的一种选择，因此它多年来一直是芯片行业的支柱。但随着技术的推进，Bulk CMOS晶体管容易出现一种被称为随机掺杂波动的现象。Bulk CMOS晶体管也会因此可能会表现出与其标称特性不同的性能，并且还可能在阈值电压方面产生随机差异。解决这个问题的一种方法是转向完全耗尽的晶体管类型，如FD-SOI或FinFET。

Bulk CMOS与FD-SOI两者的区别在于后者在硅基体顶部增加了一层埋入式氧化物(BOX)层，而BOX上则覆有一层相对较薄的硅层。该层将晶体管与衬底隔离，从而阻断器件中的泄漏。Intel是体硅技术的坚定支持者，而IBM/AMD则是SOI技术的绝对守护者。

FinFet晶体管

平面晶体管主导了整个半导体工业很长一段时间。但随着尺寸愈做愈小，传统的平面晶体管出现了短通道效应，特别是漏电流，这类使得元件耗电的因素。尤其是当晶体管的尺寸缩小到25nm以下，传统的平面场效应管的尺寸已经无法缩小。在这种情况下，FinFET出现了。FinFET也被称为鳍式场效应晶体管，这是一种立体的场效应管。FinFET的主要是将场效应管立体化。

第一种FinFET晶体管类型称为“耗尽型贫沟道晶体管”或“ DELTA”晶体管，该晶体管由日立中央研究实验室的Digh Hisamoto，Toru Kaga，Yoshifumi Kawamoto和Eiji Takeda于1989年在日本首次制造。但目前所用的FinFet晶体管则是由加州大学伯克利分校胡正明教授基于DELTA技术而发明，属于多闸极电晶体。

多闸极晶体管的载子通道受到接触各平面的闸极控制。因此提供了一个更好的方法可以控制漏电流。由于多闸极晶体管有更高的本征增益和更低的沟道调制效应，在类比电路领域也能够提供更好的效能。如此可以减少耗电量以及提升芯片效能。立体的设计也可以提高晶体管密度，进而发展需要高密度晶体管的微机电领域。

与平面CMOS（互补金属氧化物半导体）技术相比，FinFET器件具有明显更快的开关时间和更高的电流密度。FinFET是一种非平面晶体管或“ 3D”晶体管。它是现代纳米电子半导体器件制造的基础。

2011年，英特尔将之用于22nm工艺的生产，正式走向商业化。从2014年开始，14nm（或16nm）的主要代工厂（台积电，三星，GlobalFoundries）开始采用FinFET设计。在接下来的发展过程中，FinFET也成为了14 nm，10 nm和7 nm工艺节点的主要栅极设计。

GAA晶体管

而当先进工艺发展到了7nm阶段，并在其试图继续向下发展的过程中，人们发现，FinFET似乎也不能满足更为先进的制程节点。于是，2006年，来自韩国科学技术研究院（KAIST）和国家nm晶圆中心的韩国研究人员团队开发了一种基于全能门（GAA）FinFET技术的晶体管，三星曾表示，GAA技术将被用于3nm工艺制程上。

GAA全能门与FinFET的不同之处在于，GAA设计围绕着通道的四个面周围有栅极，从而确保了减少漏电压并且改善了对通道的控制，这是缩小工艺节点时的基本步骤，使用更高效的晶体管设计，再加上更小的节点尺寸，和5nm FinFET工艺相比能实现更好的能耗比。

GAA 技术作为一款正处于预研中的技术，各家厂商都有自己的方案。比如 IBM 提供了被称为硅纳米线 FET （nanowire FET）的技术，实现了 30nm 的纳米线间距和 60nm 的缩放栅极间距，该器件的有效纳米线尺寸为 12.8nm。此外，新加坡国立大学也推出了自己的纳米线 PFET，其线宽为 3.5nm，采用相变材料 Ge2Sb2Te5 作为线性应力源。

另据据韩媒Business Korea的报道显示，三星电子已经成功攻克了3nm和1nm工艺所使用的GAA （GAA即Gate-All-Around，环绕式栅极）技术，正式向3nm制程迈出了重要一步，预计将于2022年开启大规模量产。

下一代纳米晶体管

根据摩尔定律，集成电路 (IC) 中每单位面积的晶体管数量每两年翻一番。这种对小型化的推动为从微电子到纳米电子的下一代晶体管带来了复杂性。今天，研究人员的目标是将晶体管缩小到纳米级。

随着基于硅的晶体管现在以纳米尺寸运行，工程师面临着与物理空间缩小相关的设计和制造挑战。例如，一个 100nm 尺寸的 MOSFET 可能会遇到短沟道效应，从而对晶体管的性能产生不利影响。更重要的是，纳米尺寸的硅晶体管会经历高沟道泄漏电流。

2016 年，劳伦斯伯克利国家实验室的一个团队声称创造了世界上最小的晶体管，尺寸为 1nm。

为了解决这些限制，研究人员现在正在研究制造晶体管的纳米技术材料。最近，研究人员探索了二维超薄单层材料，例如二硫化钼，以制造比微型硅晶体管更可靠的晶体管。碳纳米管和石墨烯也是有希望替代晶体管中硅的材料。

此外，德累斯顿工业大学的一组研究人员最近报道了“世界上第一个”高效有机双极结晶体管。该团队使用基于 n 型和 p 型掺杂红荧烯晶体薄膜的高度有序的薄有机层来开发有机双极晶体管。这些晶体管可以提高数据处理和传输的性能。

2047 年的晶体管会是什么样子？

一位专家表示，预计晶体管会比现在更加多样化。正如处理器从 CPU 发展到包括 GPU、网络处理器、AI 加速器和其他专用计算芯片一样，晶体管也将发展以适应各种用途。“设备技术将变得特定于应用程序领域，就像计算架构已成为特定于应用程序领域一样，”H. -S. Philip Wong，IEEE Fellow，斯坦福大学电气工程教授，前台积电企业研究副总裁。

IEEE 院士、佐治亚理工学院电气与计算机教授、多所大学纳米技术研究所所长Suman Datta表示，尽管种类繁多，但开关晶体管的基本工作原理（场效应）可能会保持不变。IEEE 院士、加州大学伯克利分校工程学院院长Tsu-Jae King Liu表示，该设备的最小临界尺寸可能为 1 纳米或更小，从而使设备密度达到每平方厘米 10 万亿个英特尔董事会成员。

“可以安全地假设 2047 的晶体管或开关架构已经在实验室规模上进行了演示”——Sri Samavedam

专家们似乎一直同意，2047 年的晶体管将需要新材料，可能还需要一种堆叠或 3D 架构，以扩展计划中的互补场效应晶体管（CFET，或 3D 堆叠 CMOS）。Datta 表示，现在平行于硅平面的晶体管沟道可能需要变得垂直，以便继续增加密度.

AMD 高级研究员Richard Schultz表示，开发这些新设备的主要目标将是功率。“重点将放在降低功耗和对先进冷却解决方案的需求上，”他说。“需要重点关注在较低电压下工作的设备。”

晶体管在 25 年后仍将是大多数计算的核心吗？

很难想象一个计算不是用晶体管完成的世界，但是，真空管确实曾经是首选的数字开关。根据麦肯锡公司的数据，不直接依赖晶体管的量子计算的启动资金在 2021 年达到了 14 亿美元。

但电子设备专家表示，到 2047 年，量子计算的进步速度不足以挑战晶体管。“晶体管仍将是最重要的计算元件，”IEEE 院士、加州大学伯克利分校电气工程和计算机科学教授Sayeef Salahuddin说。“目前，即使有了理想的量子计算机，与经典计算机相比，潜在的应用领域似乎也相当有限。”

欧洲芯片研发中心 Imec 的 CMOS 技术高级副总裁Sri Samavedam对此表示赞同。“对于大多数通用计算应用程序而言，晶体管仍将是非常重要的计算元件，”Samavedam 说。“人们不能忽视数十年来不断优化晶体管所实现的效率。”

文章来源： 半导体产业纵横，赛先生书店，半导体行业观察，芯片失效分析