芯片供电网络(Power Delivery Network, PDN)的设计目标是以最高效率为芯片上的主动元件提供所需的电源(VDD)与参考电压(VSS)。一直以来，业界都是利用后段制程(BEOL)，在晶圆正面布线，透过这些低电阻的导线来供应电力给芯片。但也因为如此，芯片内的供电网络与信号网络(即芯片内的信号线)必须共用相同的元件空间。

芯片未来选择

何为背面供电(BSPDN)，顾名思义，就是将芯片上的电源线转移到晶圆空置的背面，可以看作是IMEC开创的“埋入式电源轨”（BPR）的升级版本。虽然当前热度不及chiplet、3D堆叠，但背面供电的优势却十分明显，applied materials称，“背面供电网络”将绕过芯片的 12 个或更多布线层，以将电压降降低多达 7 倍。

电压降降低对于未来芯片来说意味着什么，为什么能让“背面供电”成为未来选择之一？想要解开这些问题，或许需要从了解芯片制造开始。

众所周知，SoC 最初只是一块裸露的高质量晶体硅，晶体管位于硅最顶部，为了形成具有计算功能的电路，需要将晶体管与金属互连，而这些互连则是在被称为“堆栈”的层中形成，当前随着晶体管数量呈指数型增长，堆栈层数也越来越多，如今可能需要 10 到 20 层堆栈才能为芯片上数十亿晶体管提供电力和数据。

按照当前传统的芯片电源互连方式，即通过晶圆正面的后道 (BEOL) 处理制成，那么为了能从SoC中获得电源和信号，就需要电线网络将电压从片外稳压器通过芯片的所有金属层传输到每个逻辑单元。简单地说，为了给晶体管供电，电子必须穿过 10 到 20 层越来越窄、越来越曲折的金属层，才能达到最后一层的局部导线。

在这电流传输过程中，问题也开始显现出来，电流每经过一层金属层，布线电阻的存在就会损耗一部分电源电压。目前在SoC 中，设计人员的预算通常能够承受稳压器和晶体管之间 10% 的压降。

但随着芯片性能要求越来越高，晶体管越来越小，所需提供电流的互连越来越紧密、越来越精细，在光刻技术从DUV走向EUV的同时，线路和过孔的进一步拓展也将导致更高的电阻和布线拥塞。在这种情况下，想要使用现有的电力传输技术扩展到3nm以上，稳压器和晶体管之间的电压降甚至有可能达到50%。

高达一半的损耗率，对于芯片设计来说，显然不可取。

站在现在看向可预见的未来，毫无疑问，此后每个工艺节点的增加幅度都是前所未有的，而设计人员所面对的将是不断增高的互连电阻和不断缩小的芯片空间。如何在特定的电线宽上去对抗日渐增加的电阻，向数十亿个晶体管提供电流，成为高性能 SoC 设计的主要瓶颈之一。

上文提到的“埋入式电源轨”技术，就是在此背景下应运而生。该技术原理是在晶体管下方而不是在晶体管上方建立电源连接，目的是创建更粗、电阻更低的轨道，并为晶体管层上方的信号承载互连腾出空间。

2019年，Arm 研究人员就提出了一种使用埋入式电源轨的CPU设计方案，在设计中，Arm 工程师发现，埋入式电源轨可以建立一个比普通前端供电网络效率高 40% 的电力网络。但同时他们也发现，即使使用具有前端供电功能的埋入式电源轨，提供给晶体管的总电压也不足以维持 CPU 的高性能运行。这就意味着，仅仅使用埋入式电源轨依旧不能满足所需电流，仍然必须从晶体管上方传输电力，该设计虽然实现电压裕度了，但是工程师却不得不牺牲芯片性能来降低功耗。

为进一步改善电力输送，IMEC 开发了一种补充解决方案，将整个电力输送网络从芯片的正面移动到背面，“背面供电”技术就此诞生。

“背面供电”技术需要将晶体管下方的硅减薄至500nm或者更小，由垂直穿过硅背面的微米级通孔供电，将硅的背面连接到埋入电源轨的底部。

IMEC在Arm模拟芯片设计中发现，只需让纳米TSV（nTSV） 彼此间隔小于 2 微米，就可以设计一个背面 PDN，其效率是具有埋入电源轨的正面 PDN 的 4 倍，是传统前端PDN 效率的 7 倍。

更重要的是，背面供电网络还能为芯片上方的信号路径留出了更多空间，能让芯片制造商将更多晶体管挤入相同的硅片区域。这点对于实打实“寸土寸金”的晶圆来说，确实吸引力够大。

为什么是背面供电，为什么是现在？

对向晶体管输送电力的方式进行这种重大改变的原因与电压 (IR) 损失有关，即电子必须穿过15层或更多层的互连线和通孔才能向数十亿人输送电力和数据现代SoC中的晶体管数量。

电源效率可以达到90% 的规格限制，或者芯片稳压器与其晶体管之间的10%电压 (IR) 损耗。在背面供电中，电源轨被移出逻辑单元，从而提高了逻辑密度，Applied Materials估计这相当于两代光刻缩放。

由于功率直接从晶体管下方输送，因此IR压降大大降低。Arm和imec进行的模拟和制造研究确定，如果纳米TSV之间的距离小于2µm，则背面功率传输的效率可以是正面功率传输网络的7倍。但是必须实现一些工艺和材料的变化才能使BPD在生产工厂中成为现实。

“为了更好地利用区域和提高性能，背面供电 (BPD) 网络是一个有吸引力的选择。TEL企业创新部设备技术副总裁Tomonari Yamamoto表示：“为了实现它，不仅在薄膜、蚀刻、光刻和湿法，而且在晶圆键合和减薄技术方面都需要持续的工艺和工具改进。”事实上，许多较低电阻的金属正在被评估为替代铜的潜在候选者，随着BEOL互连CD深入到15nm以下，这将是必要的。

背面供电网络的承诺

背面供电网络有望解决这些问题。这个想法是通过将整个配电网络移动到硅晶圆的背面来将电力传输网络与信号网络分离，而硅晶圆目前仅用作载体。从那里，它可以通过更宽、电阻更小的金属线将电力直接输送到标准电池，而电子无需穿过复杂的 BEOL 堆栈。这种方法有望降低 IR 压降，提高功率传输性能，减少 BEOL 中的布线拥塞，并且如果设计得当，还可以进一步扩展标准单元高度。

埋地电源轨和纳米硅通孔：关键技术构建块

在详细介绍制造背面供电网络的工艺流程之前，我们先介绍两种技术推动因素：埋入式电源轨 (BPR) 和纳米硅通孔 (nTSV)。

BPR 是一种技术缩放助推器，可进一步缩放标准单元高度并减少 IR 压降。它是埋在晶体管下方的金属线结构——部分在硅衬底内，部分在浅沟槽隔离氧化物内。它承担了传统上在标准单元级别的 BEOL 中实现的 VDD和 VSS电源轨的作用，这一从 BEOL 到生产线前端 (FEOL) 的历史性转变允许减少 M int轨道的数量，从而进一步缩小标准单元。此外，当垂直于标准单元设计时，可以放宽导轨的尺寸，从而进一步降低 IR 压降。

当与 nTSV 结合时，BPR 的潜力可以得到充分利用，nTSV是在减薄晶圆背面加工的高纵横比通孔。它们一起允许以最有效的方式将功率从晶圆背面传输到前端的有源器件，即在降低 IR 压降方面获得最大收益。

量化承诺

在 2019 年 IEDM 会议上，imec 研究与 Arm合作对这些承诺进行了量化。Arm 在其采用高级设计规则设计的中央处理器 (CPU) 之一上运行了仿真。他们比较了三种供电方式：传统的前端供电、结合 BPR 的前端供电以及在 BPR 上使用 nTSV 的背面供电。就功率传输效率而言，后者显然是赢家。片上功率热图显示，与传统的前端功率传输相比，具有前端功率传输的 BPR 可以将 IR 压降降低约 1.7 倍。但是背面供电的 BPR做得更好：它们将 IR 压降大大降低了 7 倍。

整体流程

下面，我们阐明了 BSPDN 的一个具体实现的工艺流程，其中nTSV——在极薄的晶圆背面处理——落在 BPR的顶部。这些器件，例如在晶圆正面处理的按比例缩放的 FinFET，通过 BPR 和 nTSV 连接到晶圆的背面。

第一步：埋轨正面处理

工艺流程从在 300mm Si 晶圆顶部生长 SiGe 层开始。SiGe 层随后用作蚀刻停止层以结束晶圆减薄（步骤 2）。接下来，在 SiGe 层的顶部生长一个薄的 Si 覆盖层：制造器件和埋入电源轨的起点. 埋入式电源轨是在浅沟槽隔离之后定义的。在 Si 覆盖层中蚀刻的沟槽填充有氧化物衬里和金属，例如 W 或 Ru。由此产生的掩埋轨道通常宽约 30 纳米，间距约 100 纳米。然后金属凹陷并被电介质覆盖。在 BPR 实施后完成器件（在本例中为按比例缩放的 FinFET）的处理，并且 BPR 通过 VBPR 过孔和 M0A 线连接到晶体管源/漏区。铜金属化完成正面处理。

第 2 步：晶圆间键合和晶圆减薄

翻转包含器件和 BPR 的晶圆，并将“有源”正面键合到覆盖载体晶圆上。这是通过在室温下使用 SiCN-to-SiCN 电介质熔接，然后在 250C 下进行键合后退火来实现的。

然后，可以将第一个硅片的背面减薄到 SiGe 蚀刻停止所在的位置。通过顺序背面研磨、化学机械抛光 (CMP) 以及干法和湿法蚀刻步骤的组合实现减薄。SiGe 层在下一步中被移除，晶圆已准备好进行 nTSV 处理。

第 3 步：nTSV 处理和连接到 BPR

在沉积背面钝化层后，通过硅对准光刻工艺从晶圆背面对nTSV 进行图案化。nTSV 蚀刻穿过 Si（几 100nm 深）并落在 BPR 的尖端。接下来，nTSV填充有氧化物衬里和金属 (W)。在这个特定的实现中，它们以 200 纳米间距集成，而不会占用标准单元的任何面积。该流程通过处理一个或多个背面金属层来完成，通过 nTSV 将晶圆的背面电连接到正面的 BPR。

仔细研究关键流程步骤

实施背面供电网络为芯片制造增加了新的步骤。在过去的几年里，imec 展示了各种关键技术构建模块，逐渐解决了新生产步骤的挑战。

BPR：在生产线前端引入金属

在建议的制造流程中，在器件处理之前，埋入式电源轨在 FEOL 中实现。这种实施意味着金属导轨要经受后续设备制造过程中应用的高温工艺步骤。对于芯片制造商而言，这似乎与几十年前将 Cu 引入 BEOL 一样具有破坏性。因此，用于制造 BPR 的金属的选择至关重要。Imec 可以成功地展示由难熔金属（如 Ru 或 W 等具有高度耐热性的金属元素）制成的埋地电源轨的集成。在随后的 FEOL 处理过程中保持金属导轨盖住是避免前端污染的一项额外措施。

Imec 认为，在可扩展性和性能方面，使用 nTSV 结合 BPR 是一种非常有前途的实现方案。背面供电网络的其他实现也存在，每一种都在供电性能、标准单元面积消耗和前端离线复杂性之间进行权衡。

晶圆减薄：最小化厚度变化

需要将晶圆极度减薄到几 100 纳米的 Si，以暴露 nTSV 并最小化它们的电阻率（以及因此的 IR 压降）。这严重限制了允许的厚度变化，这可能在不同的晶圆减薄步骤期间引起。Imec 与多个合作伙伴合作改进用于蚀刻的化学物质。例如，最终的湿法蚀刻能够实现在 SiGe 层上停止的高选择性软着陆工艺。在减薄工艺的最后一步，SiGe 蚀刻停止层在需要对 Si 具有非常高选择性的专用化学物质中被去除。这样，可以暴露 Si 覆盖层，总厚度变化低于 40nm。

另一个问题是由于（否则会散热）Si 基板的极度变薄对器件自热的热影响。初步建模工作表明，自热效应在很大程度上可以被晶圆背面的金属线抵消，金属线提供额外的横向热扩散。目前正在进行更详细的热模拟以获得更多见解。

晶圆键合：精确的 nTSV/BPR 对准

晶圆键合步骤固有地扭曲了第一个“有源”晶圆。这种变形挑战了在晶圆背面图案化 nTSV 所需的光刻步骤。更具体地说，它挑战了 nTSV 需要与底部 BPR 层对齐的精度。由于我们处理的是标准单元尺寸的特征，因此覆盖要求应优于 10nm。然而，传统的光刻对准不能充分补偿晶圆变形。

幸运的是，晶圆间键合技术的进步可以显着降低对准误差和畸变值。此外，通过使用先进的光刻校正技术，覆盖错误相对于 BPR 结构的 nTSV 光刻可以减少到小于 10nm。

不会降低设备性能

一个重要的问题仍然存在：新添加的工艺步骤，例如 BPR 集成、晶圆减薄和 nTSV 处理，是否会影响前端制造的器件的电气性能？

为了回答这个问题，imec 最近使用上述制造流程和改进的工艺步骤制造了一个测试产品。在此测试工具中，按比例缩小的 FinFET 通过 320 纳米深的 nTSV 落在 BPR 上，以严格的覆盖控制连接到晶圆的背面。BPR 还通过 M0A 层和 V0 通孔连接到正面金属化层。除其他外，这种正面连接使研究人员能够评估背面处理前后设备的电气性能。通过该测试工具，imec 表明FinFET 性能不会因 BPR 实施和背面处理而降低，前提是在最后执行退火步骤以获得最佳器件特性。

应用领域：高级逻辑 IC 和 3D-SOC 的扩展

一些芯片制造商已经公开宣布在 2nm 及以下技术节点的逻辑 IC 中引入背面供电网络。这是纳米片晶体管取得进展的时候。然而，新颖的路由技术可用于范围广泛的晶体管架构。Imec 的路线图预见了它在先进技术节点中的引入，以及 6T 标准单元中的纳米片晶体管。与 BPR 的结合将有助于将标准电池高度推至 6T 以下。

但应用领域不仅仅局限于 2D 单芯片 IC：它还有望提高3D 片上系统的性能（3D SOC）。想象一下 3D-SOC 实现，其中一些或所有存储器宏被放置在顶部裸片中，而逻辑被放置在底部裸片中。在技术方面，这可以通过将“逻辑晶圆”的有源正面粘合到“存储晶圆”的有源正面来实现。在此配置中，两个晶圆的原始背面现在位于 3D-SOC 系统的外部。我们现在可以考虑利用“逻辑晶圆”的“自由”背面来为耗电大的核心逻辑电路供电。这可以通过与为 2D SOC 提议的相同的方式来完成。主要区别是：原来的虚拟覆盖晶圆——之前为了使晶圆变薄而引入——现在被第二个有源晶圆（在本例中为存储晶圆）取代。

尽管这种设计尚未通过实验实施，但从 IR 压降角度进行的初步评估非常令人鼓舞。使用高级节点研究过程设计套件 (PDK)在逻辑上的内存分区设计上验证了所提出的解决方案。使用 nTSV 和 BPR 实施背面供电网络显示出可喜的结果：与传统的正面供电相比，底部裸片的平均和峰值 IR 压降减少了 81% 和 77%。这使得背面供电成为高级 CMOS 节点中 3D IC 供电的理想选择。

对于 2D 和 3D 设计，通过在背面添加特定设备（例如 I/O 或 ESD 设备），可以将利用晶圆自由背面的概念扩展到其他功能。例如，Imec 将背面处理与实现 2.5D（即柱状）金属-绝缘体-金属电容器 (MIMCAP) 相结合，用作去耦电容器。2.5D MIMPCAP 将电容密度提高了 4 到 5 倍，从而进一步改善了 IR 压降。结果源自用实验数据校准的 IR 压降建模框架。

走向背面供电的代工巨头

即便当前“背后供电”技术还未成熟，但在技术优势的吸引之下，英特尔、台积电等晶圆制造巨头自然不会错过，纷纷开始押注布局。

英特尔在去年7月的Intel Accelerated上公告了两项创新技术，一个是RibbonFET，其实就是在文章开头提到的GAA晶体管，另外一个就是背面供电技术，英特尔将其命名为PowerVia。

据了解，英特尔的PowerVia技术是业界首创的解决方案。英特尔公司逻辑技术开发部高级副总裁兼联席总经理Sanjay Natarajan 博士表示，PowerVia可以解决困扰硅架构数十年的互连瓶颈问题。

在Sanjay Natarajan 博士看来，使用 PowerVia，可以实现信号线和电源线的分离。而信号和电源则会使用英特尔的另一项创新技术连接到晶体管层，即纳米硅通孔 (TSV)，这类TSV 比当今最先进的 IC 封装中使用的 TSV 小 500 倍。

英特尔 RTL 设计工程师 David Kanter 指出，“我们相信 PowerVia 具有重新调整行业的潜力，并且与 2001 年从铝到铜的转变一样具有里程碑意义”。这句话足以证明PowerVia技术的重要性。

目前，关于PowerVia技术的应用，关键的转折点或许将从2023年开始的A系列工艺节点出现。英特尔方面表示，其20A工艺（相当于2nm），从2024年中期开始，将使用RibbonFET和PowerVia这两种突破性技术，而这两项技术也将共同确保英特尔继续成为全球领先的芯片供应商。

从这方面来看，PowerVia技术或许已经成为了英特尔在晶圆代工领域逆风翻盘的“关键武器”之一。

再看台积电方面，在6月初首次推出其N2（2 纳米级）工艺技术时，台积电透露了其2nm节点的两大显著优势，同英特尔一样，也是纳米片栅环 (GAA) 晶体管和背面电源轨。

不过与英特尔不同的是，台积电并不打算在其 N2 工艺技术的第一代中同时使用 GAA 晶体管和背面电源轨，第一代 N2 将仅采用GAA，而背面供电技术则会在更高版本的N2节点中实现。

虽然台积电方面并没有过多地说明不将背面供电应用在其初始 N2 节点的具体原因，但是其也曾透露，由于背面供电技术最终将增加额外的工艺步骤，在首次尝试 GAAFET 时更希望能避免这些额外的步骤。

由此可以看出，台积电对于N2 的的创新还是采取较为谨慎的态度，与N3E 节点相比，台积电第一代N2性能预计提升10% 到 15%，但在相同的速度和复杂性下，功率却下降 25% 到 30% 。

从台积电透露的时间表来看，其第一个N2节点预计将于2024年或2025年推出，与英特尔20A工艺时间相差无几。不过如此谨慎的态度是否影响台积电的发展步伐，而没有背面供电技术的GAA工艺在与英特尔对撞时，又是否会处于劣势地位？

这一切，或许还需要时间给我们答案。

晶背供电带来诸多优势发展潜力值得期待

新一代芯片很可能打破传统，从晶圆背面供电。晶背供电网络的设计包含在晶圆背面制造金属导线、埋入式电源轨与纳米硅穿孔，具备多项发展优势，不仅能减少IR压降、纾解后段制程的布线压力，还能帮助微缩标准单元。关键的制程技术包含整合埋入式电源轨、晶圆接合、晶圆研磨与纳米硅穿孔制程，全都在进行研发改良，为将来应用在先进逻辑元件与3D SOC做准备。

文章来源： 卡比獸papa，半导体行业观察，半导体芯闻