2023年2月，在西安秦创原人工智能前沿科技成果发布会上，清华大学姚期智院士代表中国Chiplet产业联盟，联合国内外IP厂商、国内领先封装厂商、国内领先系统与应用厂商共同发布了《芯粒互联接口标准》- Advanced Cost-driven Chiplet Interface（ACC），该标准由交叉信息核心技术研究院牵头，中国Chiplet产业联盟共同起草。目前该标准涉及相关的团体标准、行业标准在申请中。

标准发布背景

随着摩尔定律逐渐逼近物理及商业极限，基于Chiplet的芯片设计理念逐渐成为后摩尔时代行业发展趋势。2020年9月，在西安硬科技大会上，中国Chiplet产业联盟（China ChipLet League （CCLL））启动成立，旨在于以国家产业政策为导向，以市场为驱动，以企业为主体，搭建产业生态合作平台，共同制定Chiplet 互联标准，共建 Chiplet 技术开放平台，构建我国蓬勃发展的 Chiplet 产业生态。

国内的半导体产业尚处于发展期，尤其在当今国际形势下亦将长期处于追赶阶段，产业链各环节上与国际领先技术水平相比仍有一定差距。在晶圆制造环节：受各方面因素限制，国内晶圆厂短期内难以实现14nm及以下先进工艺节点的大规模量产，尤其在高性能计算领域所需的大面积芯片整体良率仍处于较低水平，当前趋势下甚至需考虑通过工艺回撤实现成本可控的商业路径。在封装测试环节：国内传统封装技术相对成熟，在2.5D先进封装技术等方面亦取得了一定成果，但作为关键材料的ABF基板尚需依赖海外供应链，国内基板层数方面相对落后，在系统级较为重视的连接密度、线宽线距、通孔过孔盲孔工艺和毛刺控制方面与一线国际水平相比还有差距。

在上述产业背景下，国内Chiplet产业化亦面临诸多落地困难：如在接口方面：目前国内研发重点主要集中在低速接口标准（如UCIe），时延性能较好但对先进封装及载板等要求较高，且封装成本较高，商业化存在难度；而高速接口核心技术把握在海外IP厂商，在国内亦缺乏有效需求和产品定义。在芯粒产品方面：目前国内芯粒产品较为有限，尽管有众多企业已在IP芯粒化、接口芯粒化等方面加大投入并逐步产品化，但由于Chiplet缺乏标准化测试及集成流程，而下游产业各场景方的需求又较为多元化，目前尚未形成商业可行的Chiplet产品方向。

我们认为，当前形势及环境下，国内半导体产业在Chiplet上要有所突破，所面临的挑战和机遇在于：如何在现有相对落后的制造工艺、尚在发展中的先进封装技术以及相关核心材料供应链的基础上，做出满足性能预期且成本可控的产品，使得Chiplet真正具有商业可行性。而在此背景下，中国Chiplet产业的发展需要上下游共同建立产业生态，以下游需求带动上游资源投入，以量产的规模经济换取成本优势，最终形成良性发展循环。

基于上述目标，并立足于国内供应链成熟程度的现状，中国Chiplet产业联盟联合国内系统、IP、封装厂商一起，制定了《芯粒互联接口标准》ACC1.0，该标准为高速串口标准，着重基于国内封装及基板供应链进行优化，以成本可控及商业合理性为核心导向。目前该标准涉及相关的团体标准、行业标准在申请中。

重新思考老问题

多年来，整个芯片行业的普遍共识是，业务关系将是 chiplet 市场运作的一大障碍。然而，正如这些小型组织的努力所表明的那样，也存在许多技术挑战。虽然这些组织通常会选择一个“总承包商”来监督设计到制造流程的各个方面，但已经涉及很多步骤，随着芯粒变得更有针对性和功能更窄，还会有更多步骤。

“当你做芯粒时，心态必须改变，”Yee 说。“很多人仍然认为这就像构建 SoC。你现在真的在构建一个完整的系统。我怎么跟它说话？如何配置计算芯片？我必须有哪些边带信号？需要考虑固件。您是否设置为使用该固件并启动他们的计算芯片？现在有很多系统级的讨论涉及人们以前没有真正考虑过的问题。”

即使选择正确的封装也是一个挑战。“你有这么多不同的口味，” Synopsys的 IP 产品线高级组总监 Michael Posner 说。“你会想，‘哦，你应该能够将每一个都放在一个盒子里，也许可以想出一个适用于所有这些的单一 IP，但事实并非如此。你有不同的凸点间距、不同的性能和功率、不同的寄生效应和电源完整性问题。因此，不像我们传统上为 IP 做的那样，每个节点都有一个过孔，可能是南北或东西方向，我们最终有一个用于高级，一个用于标准，一个用于 RDL，因为技术的变化。我们需要在整个生态系统中开发的 IP 数量呈爆炸式增长，目前还没有明确的领导者。”

一些旧的东西，一些新的东西

当然，并非所有这些都是新的。使用先进封装的 OSAT 和代工厂至少解决了一些挑战，例如如何处理芯粒、如何确保这些芯片是KGD，以及各种互连方案，例如混合键合或微凸块。在 2.5D 实现中，HBM主要用作可与许多不同配置配合使用的芯粒。

“三星的封装技术在为三星代工厂提供完整解决方案方面具有显著优势，”Yee 说。“该团队从其在内存封装方面的领导地位中学到的东西可以应用于代工。HBM 是存储器领导地位的一个很好的例子，封装中的多芯片使代工芯粒成为可能。当我们转向芯粒时，您无法将制程和设计与封装分开。他们将齐头并进。当人们想到芯粒时，他们假设您将能够直接运行一个到另一个的连接。一般来说，这会奏效。实际上，如何路由慢跑或偏移？你有多少保证金？通过我们的测试车辆，我们正在进行测试以确定实际的路由路径，以确保高信号质量。”

还有一些行之有效的连接芯粒的方法，例如 UCIe、线束 (BoW)、硅中介层、桥接器，甚至混合键合。将来，这些方法中的一种以上可能会用于复杂的设计，从而为更多创新打开大门。

例如，Eliyan 是一家开发芯粒互连的初创公司，它专注于通过在芯粒的两侧构建物理互连层 (PHY) 来消除 UCIe 兼容设计中的中介层。“这消除了制造、热管理的任何复杂性，并使我们能够储存我们从旧的 MCM（多芯片模块）时代学到的所有东西，”该公司联合创始人兼业务主管 Patrick Soheili 说。“我们计划以我们的技术为基础构建一堆芯粒。所以我们会在一端使用我们的技术，在另一端使用一些其他东西，并将两个、三个或四个东西连接在一起。也许它们是 HBM 设备，也许它们是其他 I/O 控制器。”

将设备连接在一起的可能方案的数量正在迅速增长。去年秋天，台积电推出了 3D Fabric Alliance，以在 3D 封装中连接不同的层和设备。“我们拥有 EDA、IP 和设计服务，我们还在增加内存合作伙伴、帮助我们组装这些设备的 OSAT 以及在 3D 中变得极其重要的基板，”台积电的总监 Dan Kochpatcharin 说。设计基础设施管理部。“这些设备可以有 10 厘米高，基板可以有 20 层或更多层。所以我们需要确保我们将他们的路线图与我们的路线图对齐，以便我们可以与他们进行交互，也许会有不同的材料一起工作。然后你必须考虑测试整个系统，这并不容易。所以我们正在与 Advantest 和 Teradyne 合作，以及 EDA 供应商。IP 在测试中很重要，因为我们需要针对可靠性进行设计。”

而这只是出现的一些通用集成方案的开始。在这个市场被整理出来之前还会有更多的东西，并且会有越来越多的证据表明什么有效，什么无效，以及一些从未被考虑过的新问题。例如，芯粒的不均匀老化会导致各种以前从未解决过的可靠性问题，特别是在预计设备可以多年保持功能的市场中。因此，随着芯粒和封装经济的发展，一个领域的成本节省可能会被另一个领域的成本增加所抵消，而随着芯粒模型的发展，客户今天支付的成本可能会变得不那么有吸引力。

Amkor Technology高级工程师 Nathan Whitchurch 表示：“我们看到越来越多的客户决定接受 TIM（热界面材料，只是为了让他们的设备能够正常工作）的成本。”那是行不通的。过去奇特的东西变得越来越不那么奇特了，比如烧结银类别，你最终会在盖子和芯片之间形成非常坚硬、高导热性的银合金基体。另一种会更软”

结论

芯粒是合乎逻辑的下一步，因为对于大多数芯片制造商来说，将所有东西缩小并塞进单个 SoC 的成本变得不经济。这让业界很多人都在考虑下一步，并且能够至少标准化软件包中的某些组件以创建定制解决方案是实现大规模定制的合乎逻辑的方法。

如果这种方法成功，它可能会改变设备进入市场的方式，同时允许以低得多的价格进行更多定制。因此，新架构的巨大性能提升将在更多的利基市场中出现，而无需从头开发 ASIC 或 SoC 的沉重代价。如果可以将一些自定义芯粒添加到架构中，那么适用于 80% 市场的产品可能仍会对其他 20% 的市场产生巨大好处。但是有很多细节需要先解决，芯片行业正在弄清楚这些细节。这些小型联盟是找出问题所在、可以标准化的内容以及领域专业知识将在此过程中扮演什么角色的第一步。

文章来源： 半导体行业观察，半导体芯闻