在每个新的工艺节点上，器件缩放变得越来越困难。甚至定义它的含义也成为一个挑战。

过去，栅极长度和金属间距下降，器件密度上升。今天，由于以下几个原因，这要困难得多：

• 短沟道效应限制了栅极长度缩放；

• 寄生效应限制了器件密度；

• 金属电阻限制了金属间距；

因此，新的器件架构必须平衡这些因素以优化整体电路性能，而不是简单地缩小所有电路尺寸。随着晶体管不断缩小，它们之间的最小间隔正成为进一步增加器件密度的一个至关重要的障碍。

出于这个原因，纳米片晶体管很有吸引力，因为它们增加了相对于 finFET 的沟道宽度，从而使器件能够在相同的整体占板面积中承载更多的驱动电流。然而，整体器件密度受到最小 pMOS/nMOS 间隔的限制。虽然埋入式电源轨有助于减少整体电池占地面积，但它们保持 p/n 分离不变。

forksheet架构在两个沟道之间放置了一个绝缘层，减少了这种最小间隔。但最终，可用空间将非常小，电子可以隧道穿过势垒。

这就是CFET（complementary FETs）的用武之地。CFET 将 nMOS 器件直接堆叠在 pMOS 器件之上，中间有绝缘层。横向 p/n 分离降为零。单个垂直结构中的两个沟道简化了信号路由。

当然，CFET 架构也带来了一组新的制造步骤（见图 1）挑战。一种方法，即“单片”CFET，将 p 沟道和 n 沟道堆叠在单个纳米片异构结构中。在最近的 SPIE 先进光刻和封装会议上展示的工作中，imec 的 Hsiao-Hsuan Liu 解释说，pMOS 器件通常位于底部，增加的应力有助于减少电子和空穴之间的迁移率差异。作为替代方案，“顺序”（sequential）CFET，在单独的晶圆上制造 pMOS 和 nMOS 器件，然后使用层转移工艺将两者结合起来。这两种选择都不容易，但相对于现状都有优势。

顺序 CFET 可能性能更好，但成本更高

顺序 CFET 方法似乎有很多值得推荐的地方。通过分别处理 pMOS 和 nMOS 器件，制造商获得了独立优化它们的能力。当两层分别处理时，应变工程等性能助推器和 SiGe 等替代沟道材料更容易结合。另一方面，使用两个单独的晶圆会重复许多 FEOL 步骤。层转移过程也显著增加了成本。

位于纽约州奥尔巴尼的 TEL 技术中心的 Lars Liebmann 及其同事估计，单片 CFET 的成本与具有埋入式电源轨的 finFET 工艺大致相同，而顺序 CFET 将使晶圆成本增加约 12%。imec 和 SOITEC 最近的工作估计，相对于纳米片晶体管，单片 CFET 的总成本增加了 15%，而顺序 CFET 相对于纳米片增加了 30%。因此，许多研究都集中在独有的单片 CFET。

虽然分别优化这两层应该可以提高顺序 CFET 的性能，但两者之间精确对齐的需求将限制特征尺寸。特别是，两个器件连接的金属层和栅极层中的特征需要足够大以适应对准误差。Imec 的 Liu 预计单片 CFET 的面积缩小最多可达 15%。

单片 CFET 制造可能更便宜，部分原因是几个 FEOL 步骤只需要执行一次。例如，典型的集成方案可能会为 pMOS 和 nMOS 层构建单个 Si/SiGe 异质结构——使用类似于纳米片晶体管的工艺。然后，整个堆栈在一个步骤中被蚀刻。

Liebmann 还估计，单片工艺可以通过减少 M0 层中的导线拥塞来消除 EUV 曝光步骤——这是一个显著的节省。单片 CFET 工艺还可以利用自对准的优势，例如，在晶体管旁边使用 SiN 间隔物来对准后续的金属沉积。由于没有层转移步骤，因此没有层转移步骤可能使单片 CFET 可能更适合进一步缩放。

下一代晶体管有何不同

经过近十年和五个主要节点以及大量半节点之后，半导体制造业将开始从 finFET 过渡到 3nm 技术节点的全栅堆叠纳米片晶体管架构。

相对于 finFET，纳米片晶体管通过在相同电路占位面积中增加沟道宽度来提供更多驱动电流。环栅设计改善了通道控制并最大限度地减少了短通道效应。

从表面上看，纳米片晶体管类似于 finFET，但纳米片通道与基板平行排列，而不是垂直排列。纳米片晶体管的制造始于沉积 Si/SiGe 异质结构，与衬底隔离以防止寄生传导。

理想情况下，设备设计人员希望最小化纳米片之间的间距，以减少寄生电容。不过，正如 IBM 研究员 Kai Zhao 在去年 IEDM 的会议中解释的那样，可制造间距存在实际限制。一旦牺牲的 SiGe 消失，纳米片之间的空间需要容纳残留物去除、栅极金属、栅极电介质和（特别是对于 pFET）任何额外的功函数调整层。

在 Si/SiGe 异质结构沉积之后，各向异性蚀刻切割所需宽度的柱。在 finFET 架构中，鳍片宽度是标准化的，部分原因是依赖于倍距倍增的光刻方案的局限性。极紫外光刻技术的采用使设计人员能够更灵活地根据需要使用可变器件宽度。

imec 的 CMOS 器件技术总监 Naoto Horiguchi 在接受采访时解释说，纳米片晶体管的柱子可以比 finFET 鳍片更宽。此外，堆叠纳米片晶体管的宽度是其组成纳米片的总和。因此，柱宽度的可变性相对于总通道宽度通常较小。

由于 Si 和 SiGe 具有不同的蚀刻特性，通过交替的 Si/SiGe 层进行蚀刻比蚀刻单片硅柱更复杂。IBM 研究院等离子体蚀刻研究经理 Eric Miller 解释说，堆叠纳米片器件中的每一层在电气上都充当独立的晶体管。如果叠层的蚀刻轮廓不是垂直的，则组件器件的尺寸和特性会有所不同。

此外，Horiguchi 指出，在蚀刻硅时，该工艺需要平衡蚀刻和侧壁钝化。暴露的 SiGe 表面往往不如硅稳定。

定义通道

一旦定义了纳米片柱，高度选择性的各向同性蚀刻会产生内部间隔凹槽，使 SiGe 层相对于硅纳米片缩进。Loubet 说，这个间隔物定义了栅极长度和结重叠，这两者都是关键的晶体管参数，有助于定义器件电阻和电容之间的权衡。压痕的形状定义了剩余的 SiGe（最终将被栅极取代）与源极/漏极区域之间的分隔。湿化学蚀刻工艺倾向于留下半月形轮廓，因为在两个相邻纳米片之间形成弯月面。在沟道释放蚀刻期间去除剩余的 SiGe 可以暴露源极/漏极并将它们与栅极金属直接接触。

虽然干法蚀刻工艺没有留下弯月面，但日立的 Yu Zhao 和同事仍然观察到圆形蚀刻前沿。在去年的 IEEE 电子器件技术和制造会议 (EDTM) 上展示的工作中，日立研究人员使用 STEM-EDX 测量锗浓度，确定了 Si/SiGe 柱侧壁上的富锗层。该层显然是在各向异性柱蚀刻期间形成的，蚀刻得更快，导致圆形蚀刻前沿。然后，随着蚀刻通过该侧壁区域进入体硅锗材料，在锗浓度均匀的情况下，均匀的蚀刻速率保持了现有的蚀刻前端形状。柱蚀刻的进一步优化解决了这个问题。

纳米片器件中的最后一个新工艺模块，通道释放蚀刻，定义了最终的纳米片厚度。虽然半导体行业非常有能力沉积精确控制和均匀的异质结构，但在蚀刻掉 SiGe 的同时保持这种精确控制提出了一些新的挑战。Loubet 说，一致的晶体管性能需要极其均匀的纳米片，通常硅损失为 0.5 纳米或更小。

EUV 光刻允许设计人员指定可变的器件宽度，但他们依靠通道释放蚀刻来实际实现它们。如果通道释放蚀刻没有足够的选择性，那么在较宽器件中的通道被清除之前，狭窄器件中的硅纳米片将被腐蚀。因为蚀刻选择性取决于锗浓度，所以在柱或内间隔件蚀刻期间的锗残留和锗扩散会导致沟道释放蚀刻期间的硅损失。

超越纳米片

即使第一个纳米片器件进入生产阶段，制造商已经在考虑增强未来的规模。例如， Imec的叉板设计在 nFET/pFET 对的 n 沟道和 p 沟道两半之间放置了一个绝缘柱。改进的隔离减少了两者之间的最小间距，从而减少了整体电路占用空间。

IBM 的 Kai Zhao 指出，由于纳米片架构将 (100) 晶面平行于衬底放置，而不是 finFET 中的 (110) 取向通道，因此会出现独特的器件迁移问题。使用 (100) 平面会改变电子和空穴的绝对和相对迁移率。

IBM 的 R. Bao 及其同事在去年的 IEDM 上描述了一项提高空穴迁移率的建议，将硅通道用于 nFET 和 SiGe pFET 通道。nFET 纳米片叠层交替使用硅和 SiGe，而 pFET 叠层使用 SiGe 沟道层和 SiGe 牺牲层。两者之间的分离取决于蚀刻工艺的锗敏感性。

中国台湾半导体研究所的 Wei-Yuan Chang 及其同事展示了另一种方法，它依赖于 nFET 和 pFET 器件的 Si/SiGe 堆栈。在这种方法中，氢氟酸、过氧化氢和乙酸的混合物从注定要成为 nFET 的堆叠中去除 SiGe，从而实现约 79:1 的选择性。TMAH 溶液用于从将成为 pFET 的堆叠中去除硅，实现约 8:1 的选择性。他们说，这些早期结果很有希望，但需要进一步优化 pFET 蚀刻。

纳米片晶体管的进一步缩小将需要在相同或更小的电路占位面积中提供更多的驱动电流。为此，Leti 的 Sylvain Barraud 及其同事展示了具有七个硅通道的 nFET 和 pFET 器件，而不是更典型的两个，使可用驱动电流增加三倍。甚至在未来，可能的设计包括互补 FET (CFET)，其中单个纳米片堆叠包含 p 型和 n 型通道，以及垂直传输纳米片 FET (VTFET)，其将纳米片垂直于衬底平面放置。

行业的下一步

任何新材料/工艺技术的第一步都是进入行业路线图。过去的几次 IEDM 和即将召开的 SPIE Advanced Lithography 会议清楚地表明，二维材料现在已经稳稳地出现在路线图上。然而，下一步是从路线图到具体行动。

说起来容易做起来难，但笔者认为，二维材料应该首先在较成熟的节点（主要是在 MEMS、模拟+MS、RF 和光子代工厂）的生产线后端实施。二维材料在 MEMS、5G/6G 射频开关和光子收发器等设备中提供了引人注目的性能提升。与晶体管相比，这些设备中的一些不需要最高质量的起始材料。

例如，原型射频开关设备（由 hBN 和 MoS2等二维材料制成）已在 UT 奥斯汀实验室以及罗德与施瓦茨等合作伙伴进行了演示和表征。来自主要行业参与者的初始数据和反馈表明，二维开关的经典品质因数 (FoM)，即“Ron x Coff 值”，达到甚至超过了对新兴网络频段的预期。

在硅光子学中，目前调制器和光电探测器分别制造并组装在芯片中；使用二维材料，收发器的所有组件，包括调制器、开关和光电探测器，都可以在同一2D层中整体制造。目前的调制器材料，如 LiNBO3，体积庞大，需要 2-5 V 的驱动电压。石墨烯 Mach-Zedhner (MZ) 调制器可以用 <1 V 的电压制造。诺基亚意大利、爱立信和位于亚琛的 Black Semiconductor 都在努力在这个方向。

二维材料还可以实现更快的光学切换。可重构光分插复用器 (ROADM) 中的切换目前不能低于数十毫秒。例如，放置在微环谐振器顶部的石墨烯可以实现皮秒级的开关。

一旦在后端解决了工艺、计量和良率问题，并且随着二维材料生长和转移质量的提高，该行业在生产线的前沿/前端集成二维材料的路径就会更加清晰。在此期间，前沿社区需要解决接触电阻、基板/电介质材料和架构（例如：纳米片的数量）等问题，以达到必要的设备性能指标。

每当该行业必须解决一项主要的材料/工艺技术以保持摩尔定律的发展时，它就会交付。离子注入、高 K 门、EUV ……有很多例子，二维材料也不例外。然而，使二维材料成为现实所需的制造技术目前正处于“死亡谷”阶段，因此需要整个行业（来自所有领域，尤其是 OEM、代工/无晶圆厂/IDM、和计量学）。

正如 Sri Samavedam（高级副总裁 CMOS 技术，IMEC）最近提到的那样，“在这个行业中，从展示一个概念到引入制造通常需要大约 20 年的时间。可以安全地假设 2047（标志着晶体管诞生 100 周年）的晶体管或开关架构已经在实验室规模上得到了证明。”

文章来源： 半导体产业纵横，半导体芯闻