从7nm到5nm，从5nm到3nm，半导体产业对于先进工艺制程的追求永不停歇。2022年，当台积电宣布已经掌握成功大量量产3nm鳍式场效电晶体制程技术后，1nm开始一步步逼近。

对于先进工艺的掌握，意味着更高的性能、更顶尖的技术。从 3nm跨越到1nm，这其中面临的技术挑战犹如天堑。因此，1nm对于业界来说也充满着诱惑。

1nm势在必得

工艺制成的研发和生产需要大量的资源，一方面是技术积累，如晶体管架构、材料选择、制造过程等方面都需要解决难题；另一方面还需要强大的资金、人才和设备，众所周知从5nm走到3nm，生产成本也翻了一番。并非人人都有“资格”追求1nm。从28nm跳级到1nm这之间的差距绝对令人望而却步。

我们来看看，目前有野心追求1nm的机构和企业分别有哪些。

英特尔的inverter

英特尔是三者中最早演示 CFET 的，早在 2020 年就在 IEDM 上推出了早期版本。这一次，英特尔报告了围绕 CFET 制造的最简单电路（inverter）的多项改进。CMOS inverter 将相同的输入电压发送到堆栈中两个器件的栅极，并产生与输入逻辑相反的输出。

英特尔组件研究小组首席工程师 Marko Radosavljevic 在会议前对记者表示：“inverter 是在单个鳍片上完成的。” 他说，“在最大缩放比例下，它将是普通 CMOS 逆变器尺寸的 50%”。

问题在于，将两个晶体管堆栈挤入inverter 电路所需的所有互连会削弱面积优势。为了保持紧张，英特尔试图消除连接堆叠设备时涉及的一些拥塞。在当今的晶体管中，所有连接都来自设备本身之上。但今年晚些时候，英特尔正在部署一种称为背面供电的技术，该技术允许在硅表面上方和下方存在互连。使用该技术从下面而不是从上面接触底部晶体管显着简化了电路。由此产生的inverter具有 60 纳米的密度质量，称为接触多晶间距（CPP，本质上是从一个晶体管栅极到下一个晶体管栅极的最小距离）。如今的 5 nm 节点芯片的 CPP 约为 50 nm。

此外，英特尔还通过将每个器件的纳米片数量从 2 个增加到 3 个、将两个器件之间的间距从 50 nm 减小到 30 nm，以及使用改进的几何形状来连接器件的各个部分，从而改善了 CFET 堆栈的电气特性。

三星的秘密武器

三星演示的结果甚至比英特尔更小，显示了 48 纳米和 45 纳米接触式多晶硅间距 (CPP) 的结果，与英特尔的 60 纳米相比，尽管这些是针对单个设备，而不是完整的inverter。尽管三星的两个原型 CFET 中较小的一个出现了一些性能下降，但幅度并不大，该公司的研究人员相信制造工艺优化可以解决这个问题。

三星成功的关键在于能够对堆叠式 pFET 和 nFET 器件的源极和漏极进行电气隔离。如果没有足够的隔离，该器件（三星称之为 3D 堆叠 FET (3DSFET)）将会泄漏电流。实现这种隔离的关键步骤是将涉及湿化学物质的蚀刻步骤替换为新型干蚀刻。这使得优质设备的产量提高了 80%。

与英特尔一样，三星从硅下方接触设备底部以节省空间。然而，这家韩国芯片制造商与美国芯片制造商的不同之处在于，这家韩国芯片制造商在每个配对设备中都使用了单个纳米片，而不是英特尔的三个纳米片。研究人员表示，增加纳米片的数量将提高 CFET 的性能。

台积电出手

与三星一样，台积电也成功实现了 48 纳米的工业相关间距。其器件的独特之处包括采用一种新方法在顶部和底部器件之间形成介电层以保持它们的隔离。纳米片通常由硅和硅锗的交替层形成。在工艺的适当步骤中，硅-锗特定蚀刻方法去除该材料，释放硅纳米线。对于用于将两个器件相互隔离的层，台积电使用了锗含量异常高的硅锗，因为知道它比其他 SiGe 层蚀刻得更快。这样，在释放硅纳米线之前，可以通过几个步骤构建隔离层。

在 2023 年欧洲技术研讨会期间，台积电还展示了有关即将推出的互补 FET (CFET) 技术的更多详细信息。他们指出，CFET 晶体管现已在台积电实验室中进行性能、效率和密度测试。与 GAAFET 相比，CFET 将在所有这些领域提供更好的设计，但需要一些额外的制造步骤才能使芯片按预期工作。同门同时强调，将 p 型和 n 型 FET 集成到单个器件中，CFET 需要使用高精度和高功率的高数值孔径 EUV 扫描仪来制造。

1nm芯片制程面临的挑战

目前，全球最先进的芯片制程已经达到3nm。

业内预计，1nm工艺制程最快将在2027年小批量试产，2028年量产。但是，当芯片制程继续向1nm甚至更小的方向发展时，会遇到各种挑战。

首先是材料极限。现有的硅基芯片，其晶体管主要采用硅作为基础材料。但硅原子的直径约为0.2nm，这意味着当芯片制程缩小到1nm甚至更小时，硅材料本身就会遇到物理极限。

此时，传统的硅基芯片难以继续发展。

其次是量子隧穿效应。

当晶体管的门控长宽厚度继续缩小时，运载子难以被电场有效控制，会发生量子隧穿效应，导致漏电流增大，甚至芯片失效。这同样是一个严峻的技术难题。

再者，过小的特征大小也会导致制程难度大幅增加，成本高昂。要实现如此高精度的装备和制程，技术难度可想而知。

现在问题来了：1nm未来，如何实现？

1、2D材料

寻找合适的晶体管结构以及合适的晶体管材料来实现 1 纳米工艺几何结构的工作仍然是一个好的方向。使用非硅材料有利于制造非常微小的晶体管——小至 1 纳米。

2019年时，IMEC就在IEEE会议上，展示2D材料可实现1nm以下的工艺节点。当时IMEC已经展示了具有微小特征尺寸的二硫化钼 (MoS2) MOSFET可以为晶体管的极端缩放开辟途径，远低于硅器件短沟道效应的水平。

MoS2是一种二维材料，这意味着它可以以稳定的形式生长，厚度仅为一个原子，最重要的是，在该尺度上具有原子精度。

麻省理工学院、南洋理工大学和台积电的研究人员发现，二维材料与半金属铋 (Bi) 结合可实现极低的电阻，克服了实现 1 纳米芯片的挑战。

台积电也同样宣布，其在2D材料方面取得突破，逼近1 nm。在2022年时，台积电和麻省理工学院、南洋理工大学联合发表了一篇论文，描述金属引起的导电间隙带来的制造挑战，以及单层技术如何受到这些金属引起的间隙的影响。

这篇文章中建议使用后过渡金属铋和一些半导体单层过渡金属二硫族化物来减小间隙的尺寸，从而生产出比以前小得多的2D晶体管。在实验中，台积电尝试了目前各种低电阻的半导体材料，二硫化钼（MoS2）、二硫化钨（WS2）和二硒化钨（WSe2）。

2、改变铜 (Cu) 互连

在计算机芯片之中，半导体组件之间的布线被称为互连。简单解释，互连就是电流在芯片中各个晶体管、存储器、处理单元和其他组件之间的流动方式，如果互连的传输越有效，那么芯片的效率就会越高。

在1997年以前，大家往往都在使用铝互连。之后，IBM又发现了更有效的铜互连。铜线的导电电阻比铝线低约 40%，这意味着处理速度提高约 15%。在过去的几十年里，这种巨大的转变导致铜成为互连的行业标准。

现在，铜互连也开始遇到了瓶颈。铜互连始终需要阻挡衬里材料来形成适当的布线结构。随着器件缩小，可用于铜布线和衬垫材料的空间变得更小。

目前业界一直在寻找其他金属可以替代铜互连。

碳纳米管 (CNT)、单层石墨烯 (SLG) 和少层石墨烯 (FLG)）与其他相关互连材料（钨 (W)、铜 (Cu) 和钌 (Ru)）的性能比较 来源：IMEC

IBM：使用钌

IBM找的方式是使用钌。钌可以扩展到 1 纳米及以上节点，并且仍然是一种有效的导体，因此不需要衬垫，这有助于节省空间。通过减色图案化方法形成的钌也有可能用于一种新型互连集成方案，称为顶通孔集成。在这种情况下，互连通孔形成在导线的顶部，而不是导线的下方，从而允许为最关键的互连层形成连续的导线和自对准通孔。此外，通过这种顶通孔集成牢固地形成嵌入式气隙，从而减少互连寄生电容，也将有助于实现更快、更低功耗的芯片。IBM的研究人员使用极紫外光刻 (EUV) 双图案现有的机器上创建测试结构，结果表明能够实现突破。

IMEC、台积电：使用石墨烯

与IBM的方式不同，台积电尝试使用石墨烯进行多层布线。

人们对石墨烯互连应用的兴趣并不令人意外。石墨烯表现出高本征载流子迁移率（高达200,000cm2 V -1 s -1）和大载流能力（高达108A/cm2）。此外，石墨烯具有高导热性和抗电迁移的竞争稳健性。它还可以制成原子级厚度，这有助于减轻厚度对 RC 延迟的影响。

台积电表示，当制作不同宽度的互连原型并将其电阻与铜互连进行比较时，发现宽度为15nm或更小的石墨烯互连的电阻率低于铜互连的电阻率。石墨烯的接触电阻率也比铜低四个数量级。将金属离子嵌入石墨烯中可以改善互连的电性能，使其成为下一代互连的有前途的材料。

IMEC则认为石墨烯和金属的混合结构，非常有希望成为1nm的候选者。此外，IMEC也在考虑钌 (Ru)作为铜互连的替代品。

3、改变器件架构

如上文提到，IBM对于1nm的努力除了选择钌互连外，还有一个就是VTFET架构。IBM认为，使用 VTFET，晶体管组件垂直堆叠在一起，而不是横向堆叠，这是自计算机时代诞生以来设计芯片的标准。这极大地增加了单个芯片上可以安装的晶体管数量，就像摩天大楼城市的人口密度远高于联排别墅郊区的人口密度一样。IBM的研究表明，VTFET 设计的规模可以远远超出 IBM Research 于 2021 年首次推出的最先进的 2 纳米节点纳米片设计的性能。

IMEC则认为能够超越2nm的器件架构，是Forksheet架构。新的forksheet器件架构是 GAA 纳米片器件的自然演变，允许轨道高度从 5T 扩展到 4.3T，同时仍然提供性能增益。或者，通过叉板设计，可用空间可用于增加板宽度，从而进一步增强驱动电流。

英特尔则是认为可以使用一种GAA FET的最新形态——堆叠式CFET场效应管架构。这种架构的集成密度进一步提升，将n型和p型MOS元件堆叠在一起，可以堆叠8个纳米片，比RibbonFET多一倍。目前，英特尔正在研究两种类型的CFET：单片式（monolithic）和顺序式（sequential）。不过，英特尔的CFET架构并不是独立提出的，而是与IMEC机构长期合作的结果。

结语

可以预见，1nm并不会是芯片技术进步的终点。

业内专家已经为我们揭示了多种可能的突破方向。我们有理由相信，人类的创造力会不断地推进电子科技的进步，开启更加绚烂的未来。

届时，以1nm SEE YOU 的芯片时代终将来临！

文章来源： 半导体芯闻，半导体产业纵横，一筝风筝cc