3月2日，ASE、AMD、ARM、Google云、Intel、Meta(Facebook)、微软、高通、三星、台积电十大行业巨头联合宣布，成立行业联盟，共同打造小芯片互连标准、推进开放生态，并制定了标准规范“UCIe”。

UCIe标准的全称为“Universal Chiplet Interconnect Express”(通用小芯片互连通道)，在芯片封装层面确立互联互通的统一标准。

UCIe 1.0标准定义了芯片间I/O物理层、芯片间协议、软件堆栈等，并利用了PCIe、CXL两种成熟的高速互连标准。该标准最初由Intel提议并制定，后开放给业界，共同制定而成。

随着行业、技术的变化，传统单一工艺、单一芯片的做法难度和成本都越来越高，亟需变革。

数据显示，10nm芯片的设计成本为1.744亿美元，7nm芯片飙升到2.978亿美元，5nm芯片更是高达5.422亿美元，即便是行业巨头也越来越吃力。为此，芯片巨头们在推动先进工艺的同时，也在全力开发新的封装技术，将多颗不同工艺、不同功能的小芯片，通过2D、2.5D、3D等各种方式，整合在一起，更灵活地制造大型芯片。

AMD目前的锐龙、霄龙处理器，Intel未来的酷睿、至强处理器，都是典型的小芯片。

Intel Ponte Vecchio计算加速卡更是集大成者，4844平方毫米的空间内封装了多达63个Tile小芯片单元，使用五种不同的制造工艺，晶体管总数超过1000一个。

当然，以往的小芯片封装都是各家厂商自行其是，而新的UCIe标准规范，让不同厂商的小芯片互通成为可能，允许不同厂商、不同工艺、不同架构、不同功能的芯片进行混搭，x86、ARM、RISC-V集成在一起也不是不可能。

UCIe 规范提出了些什么标准？

UCIe 借鉴了英特尔早期的高级接口总线 (AIB) 技术。英特尔此前曾在 2020 年将该技术捐赠给 CHIPS 联盟，因此这不是英特尔第一次以开放的方式发布该技术的一个版本。但 UCIe 是迄今为止规模最大（也是最专注于小芯片）的努力，英特尔的晶圆厂竞争对手以及 CPU 设计竞争对手的支持就是明证。

该规范涵盖了物理层，列出了小芯片相互通信的电气信号标准，以及物理通道的数量和支持的凸块间距。该规范涵盖了协议层，定义了覆盖在这些信号上的更高级别的协议，以了解所有内容并提供必要的功能集。

然而，规范没有涵盖的是用于在小芯片之间提供物理链接的封装/桥接技术。例如，这不是英特尔放弃 EMIB 或 Foveros。相反，UCIe 与桥接无关。小芯片可以通过扇出桥、硅中介层、EMIB 连接，甚至在带宽较低的设备的情况下，甚至只是一个普通的旧有机基板。UCIe 旨在与所有这些一起工作，因为桥本身本质上是一个dumb pipe ，用于在小芯片之间传输电信号。只要一个小芯片符合标准（包括凸块间距），它就可以与另一个 UCIe 小芯片通信。

关于这一点，UCIe 1.0 基本上具有两个性能/复杂性标准级别。恰当命名的“标准封装”级别的规格是为使用传统有机基板的低带宽设备设计的。这些部件将使用多达 16 条数据通道、100μm + 凸块间距和扩展通道长度。在高层次上，这就像通过现代 PCIe 链路连接两个设备，但将它们放置得更近了。

同时，第二套规范涵盖了 UCIe 小组看似“高级封装”的内容，涵盖了所有基于高密度硅桥的技术，如 EMIB 和 InFO。先进的封装规格要求更小的凸块间距（大约 25μm 到 55μm）以及由于更高的密度和小于 2mm 的非常短的通道范围，每个集群的通道数是 4 倍。UCIe 推广者采用最全面的配置，相信采用当今 45μm 凸点间距技术的先进封装设置将能够提供高达 1.3TB/s/mm 的“ shoreline”（线性）带宽。也就是说，每秒1.3TB的数据可以从芯片的1mm边缘通过。

所有这些都是为了强调 UCIe 是如何设置为满足性能范围两端的小芯片需求的。对于只需要以具有成本效益的方式将两个小芯片组合在一个封装上的芯片制造商来说，有标准封装方法。对于需要使两个小芯片的性能尽可能接近单个单片芯片的芯片制造商来说，先进的封装规范允许大量通道，从而提供大量带宽。

同时，有趣的是要注意发起人在延迟和能源效率方面的期望。对于所有封装类型，延迟预计将低于 2ns，这在拆分以前单片芯片设计的小芯片设计中尤其重要。同时，电源效率范围从标准封装的低 0.5 pJ/bit 到高级封装的更低 0.25 pJ/b。这有助于说明为什么一些芯片制造商渴望加入小芯片，因为对离散 PCIe/CXL 卡的改进可能是显着的。

反过来，连接小芯片的物理层对于 UCIe 来说是新的。英特尔和其他推动者并没有深入探讨其工作原理，但在较高级别上，物理层标准提供了电信号、时钟、链路训练和边带信号。一个 256 字节的流控制单元 (FLIT) 依次处理实际的数据传输。

在此之上是一个中间层，该组织称之为 Die-to-Die Adapter。D2D 为小芯片之间的链路状态管理和参数协商提供了基础。D2D 还负责通过 CRC 和链路级重试为额外的数据可靠性保护提供可选支持。

最后，在协议层，小芯片制造商有几个不同的选择。UCIe 的官方标准化协议是 PCI-Express 及其缓存一致的“表亲”，Compute Express Link，它本身构建在 PCIe 之上。在这里讨论他们的选择时，UCIe 的推动者选择了务实的方法：PCIe 和 CXL 已经得到了全行业的支持，因此他们不会自己重新发明轮子，而是要利用协议层的现有生态系统。这意味着 UCIe 正在以一个完全充实且经过充分验证的协议层开始运行，该协议层可以提供可靠的数据传输和链路管理，以及缓存一致性等额外的定制功能。也许同样重要的是，这意味着客户和芯片制造商都可以利用他们现有的 PCIe/CXL 软件投资，

在实践中，如果 UCIe没有以这种方式利用 PCIe/CXL ，我会感到更加惊讶。PCIe 技术已成为其他各种技术的支柱，整个行业已经不再试图在基本设备互连需求方面超越 PCIe。

也就是说，发起人已经明确表示，UCIe 并不仅限于 PCIe/CXL。如果出现某些问题并且所有者愿意将其捐赠给该标准，则该标准的未来版本可能会添加其他协议。

最后，芯片制造商也可以自由使用他们自己的定制/定制协议；它们不仅限于使用PCIe /CXL。UCIe 支持允许使用任何其他协议的原始/流式协议选项。当然，两个小芯片都需要支持这种自定义协议才能建立连接，但即使在这种情况下，这也将允许芯片制造商利用 UCIe 标准的物理方面来简化他们自己的设计/生产。

这也意味着现有的互连协议，例如 AMD 的 Infinity Fabric，即使引入了 UCIe，也不太可能出现在任何地方。像 IF 这样的协议仍然比 PCIe/CXL 的能力要复杂和专业得多，考虑到连接 CPU 内核和 I/O 芯片的非常具体的一致性要求，这是有道理的。换句话说，chiplet 设计的最前沿仍然领先于 UCIe 1.0 的起点。

芯片厂商正在拥抱“小芯片”

AMD的小芯片之路

AMD率先提出Chiplet模式，在2019年全面采用小芯片技术获得了技术优势。AMD构建了自己的Chiplet生态体系，生产了Ryzen和Epyc x86处理器，并且自使用7nm制程生产Zen2 CPU内核后，CPU的性能比以前的制程提高了15%。

在Hot Chips上AMD展示了其最新的Zen3微结构，增加了 CCX（核心复合体）内的核心数量，单芯片集成15个Die。在 Zen 2 中，一个八核小芯片有两个四核 CCX，每个都连接到主 IO 芯片，但在 Zen 3 中，单个 CCX 增长到八核，并且每个小芯片仍保持八核。

AMD 计划在 2022 年底之前推出其 EPYC 4 Genoa 处理器和 Zen 4 架构，这其中增加了很多技术支持，同时将工艺节点缩小到 5 纳米。

AMD首席执行官 Lisa Su 在演讲时表达了未来的规划，“我们与台积电就他们的 3D 结构密切合作，将小芯片封装与芯片堆叠相结合，为未来的高性能计算产品创建 3D 小芯片架构。”

英特尔对于Chiplet的布局

2018 年，英特尔将 EMIB（嵌入式多硅片）技术升级为逻辑晶圆 3D 堆叠技术。2019 年，英特尔推出 Co-EMIB 技术，能够将两个或多个 Foveros 芯片互连。

2020 年 6 月，英特尔正式发布 Lakefield 芯片，这是首款基于 Foveros 3D 立体封装技术的芯片，采用1个大核+4个小核的混合CPU设计。

今年英特尔架构日上发布的下一代Sapphire Rapids-SP Xeon CPU 是英特尔的里程碑，采用Multi-Tile Chiplet 设计，并且支持 DDR5、高带宽内存、PCIe Gen. 5.0 和计算快速链路 (CXL) 。

英特尔有自己独特的小芯片连接方式，英特尔首席工程师兼流程与产品集成总监Ramune Nagisetty有介绍，英特尔连接小芯片的方式是嵌入式多芯片互联桥。可以将其视为将两个小芯片链接在一起的高密度桥接器，一般来说经常会使用硅中介层（硅中介层是具有密集互连和内置硅通孔的硅基板，实现了芯片之间的高带宽连接）作为高级封装基板。英特尔的EMIB本质上是一块非常小的硅中介层，具有非常高密度的互连和微凸块，其密度远高于标准封装基板上的密度。

对于未来的发展，英特尔鼓励用户自主选择和设计小芯片，以搭建为自己应用优化的系统。这是英特尔正在努力构建小芯片生态的重要标志。而小芯片生态一旦形成，将会成为堪比SoC的重要芯片设计范式。

国内的Chiplet未来

芯片先进制程逐渐突破物理极限，如何把芯片封的更小成为了焦点，因此属于先进封装技术的Chiplet受到极大的关注。先进封装技术在发展的过程中，出现三个发展的方向,分别是2.5D/3D封装技术、Fan-out封装技术和Chiplet封装技术。

厦门大学微电子与集成电路系主任于大全教授认为，Chiplet技术的概念最初是从2.5D/3D IC封装演变而来，以2.5D硅通孔中介层集成CPU/GPU和存储器可以被归类为Chiplet范畴。

国内厂商也在积极布局Chiplet技术。

目前长电科技布局的多维扇出集成技术XDFOI（X-Dimensional Fan-out Integration，XDFOI）XDFOI是一种以2.5D TSV-less为基本技术平台的封装技术，在线宽/线距可达到2μm/2μm的同时，还可以实现多层布线层，以及2D/2.5D和3D多种异构封装，能够提供Chiplet及异构封装的系统封装解决方案。

在10月19日的股东大会上，通富超威的副总经理蒋澍表示，通富超威与AMD在先进封装电合作上将更加紧密，目前在Chiplet等领域已展开深度合作。上半年通富超威苏州完成AMD 6个新产品的导入，支持5nm产品导入工作；通富超威槟城进行了设备升级，以实现5nm产品的工艺能力和认证。并且根据半年报，其2.5/3D封装项目已完成立项并导入多家客户，并完成6项超大尺寸FCBGA样品生产。

在去年的全球硬科技创新大会上，业内公司与专家启动了中国Chiplet产业联盟，旨在联合AI产业相关的学术界、产业界等各方重要力量，共同制定全球Chiplet互联标准、共建 chiplet 开放平台，实现缩短芯片设计周期，降低芯片设计成本。

Chiplet赛道已经越发拥挤，发令枪声响后，谁能率先抵达终点，我们拭目以待。

文章来源：半导体行业观察，快科技，半导体产业纵横