4月29日，三星电子宣布，将在本季度 (即未来几周内) 开始使用 3GAE (早期 3nm 级栅极全能) 工艺进行大规模生产。这不仅标志着业界首创 3nm 级制造技术，也是首个使用环栅场效应晶体管 (GAAFETs) 的节点。

“这是世界上首次大规模生产的 GAA 3 纳米工艺，将以此提高技术领先地位，”三星在一份报告中写道。三星 Foundry 的 3GAE 工艺技术是首次使用 GAA 晶体管 (三星将其称为“多桥沟道场效应晶体管 (MBCFET)”) 工艺。

三星表示，该工艺将实现 30% 的性能提升、50% 的功耗降低以及高达 80% 的晶体管密度（包括逻辑和 SRAM 晶体管的混合）。不过，三星的性能和功耗的实际组合将如何发挥作用还有待观察。

三星大约在三年前正式推出了其 3GAE 和 3GAP 节点。三星表示，该工艺将实现 30% 的性能提升、50% 的功耗降低以及高达 80% 的晶体管密度（包括逻辑和 SRAM 晶体管的混合）。不过，三星的性能和功耗的实际组合将如何发挥作用还有待观察。

理论上，与目前使用的 FinFET 相比，GAAFET 具有许多优势。在 GAA 晶体管中，沟道是水平的并且被栅极包围。GAA 沟道是使用外延和选择性材料去除形成的，这允许设计人员通过调整晶体管通道的宽度来精确调整它们。通过更宽的沟道获得高性能，通过更窄的沟道获得低功耗。这种精度大大降低了晶体管泄漏电流（即降低功耗）以及晶体管性能可变性（假设一切正常），这意味着更快的产品交付时间、上市时间和更高的产量。此外，根据应用材料公司最近的一份报告，GAAFET 有望将cell面积减少 20% 至 30% 。

说到应用，它最近推出的用于形成栅极氧化物叠层的高真空系统 IMS（集成材料解决方案）系统旨在解决 GAA 晶体管制造的主要挑战，即沟道之间的空间非常薄以及沉积多晶硅的必要性。在很短的时间内在沟道周围形成层栅氧化层和金属栅叠层。应用材料公司的新型 AMS 工具可以使用原子层沉积 (ALD)、热步骤和等离子体处理步骤沉积仅 1.5 埃厚的栅极氧化物。高度集成的机器还执行所有必要的计量步骤。

三星的 3GAE 是一种“早期”的 3nm 级制造技术，3GAE 将主要由三星 LSI（三星的芯片开发部门）以及可能一两个 SF 的其他 alpha 客户使用。请记住，三星的 LSI 和 SF 的其他早期客户倾向于大批量制造芯片，预计 3GAE 技术将得到相当广泛的应用，前提是这些产品的产量和性能符合预期。

过渡到全新的晶体管结构通常是一种风险，因为它涉及全新的制造工艺以及全新的工具。其他挑战是所有新节点引入并由新的电子设计自动化 (EDA) 软件解决的新布局方法、布局规划规则和布线规则。最后，芯片设计人员需要开发全新的 IP，价格昂贵。

台积电3nm工艺量产时间

近日，techpowerup报告显示，目前台积电正在开发3nm制程的工艺，N3、N3B、N3E等多个节点包含在内。同时台积电也预计在今年下半年实现N3节点的量产，在2023年下半年实现N3E节点的量产。

当摩尔定律进入3nm时代，量产3nm制程的台积电，又会给市场带来怎样的改变呢？

首先，N3E节点和N3节点应该做好明确的区分。N3E节点是在N3节点的基础上，减少了E UV的光罩数量，并且适当降低了逻辑密度，但是相比N5节点来说，密度还是比N5高了60%，不管是性能、功耗还是产量，都拥有更好的表现。

而伴随着的台积电3nm芯片进入量产，全球市场也将迎来重新洗牌，但并不完全是因为工艺制程的改进。因为前些年受到美国的制裁，大陆市场已经认识到自主研发芯片的重要性，芯片制造业正在不断崛起，目前已经探索出叠加的形式来弥补制程的缺陷，伴随着研发的不断投入，未来大陆芯片市场还将进一步改变整体市场的格局。

那么3nm作为目前最前沿的工艺制程，3nm的量产也在正在不断逼近硅基半导体的物理极限，相关半导体材料在短期内也很难再有更大的突破，未来的芯片制造产业又将何去何从？

3nm芯片鹿死谁手

目前，英特尔、苹果、高通、AMD等都已加入战局。

英特尔

为了争抢产能，去年12月，英特尔CEO基尔辛格曾乘坐私人专机访台，希望争取到未来2～3年更多台积电先进工艺产能，对于3nm工艺，英特尔希望能与苹果一样——台积电能够为英特尔建造一条3nm产能特供专线。

据国外媒体报道，帕特·基辛格4月初再次到访了台积电，寻求台积电的晶圆代工产能支持。

此前由于英特尔无法按时生产7nm，导致AMD在CPU技术上领先，为了重返霸主宝座，英特尔必须争3nm的产能。也正是因为这个原因，英特尔成为了台积电3nm 产能的竞争者之一，与苹果分庭抗礼。

苹果

在之前发布的芯片线路图中，苹果预期在2023年发布基于3nm的第三代M系列芯片，并选择由台积电代工。

英特尔的“横插一脚”让苹果失去了台积电3nm“独宠”的资格。但作为台积电十年老客户且还是最大的客户，苹果拥有的3nm产能不会少。而且为了台积电的3nm产能，苹果已经预付了大量的款项。

苹果很有可能会在M2处理器上用上台积电最新的3nm技术，并且在其A17处理器上继而用到台积电改良过的第二代3nm制程工艺——N3E工艺方案。

高通

高通也是台积电的重量级客户，此前有意将3nm订单交于三星也是因为争不过苹果在台积电的地位，为了确保足够的产能才转向三星。

但是从最近的消息来看，三星的先进工艺节点面临产量问题。高通据称已将3nm AP处理器的订单交给台积电，将于明年推出。

AMD

AMD 已向台积电预订2022及后两年 5nm 及 3nm 产能，2023-2024 年间将推出 3nm Zen 5 架构处理器。不过和高通一样，AMD也曾传出了因为产能问题试图转单三星的消息，由此看出，3nm产能不够可能将成为台积电损失客户的棘手问题。

3nm后的解法

3nm已经到了摩尔定律的物理极限，往后又该如何发展？这已经成为全球科研人员亟待寻求的解法。目前，研究人员大多试图在晶体管技术、材料方面寻求破解之法。

GAA晶体管

上述三星在3nm制程中使用的GAA晶体管就是3nm后很好的选择，GAA设计通道的四个面周围有栅极，可减少漏电压并改善对通道的控制，这是缩小工艺节点时的关键。据报道，台积电在2nm工艺上也将采用GAA晶体管。

纳米线

纳米线是直径在纳米量级的纳米结构。纳米线技术的基本吸引力之一是它们表现出强大的电学特性，包括由于其有效的一维结构而产生的高电子迁移率。

最近，来自 HZDR 的研究人员宣布，他们已经通过实验证明了长期以来关于张力下纳米线的理论预测。在实验中，研究人员制造了由 GaAs 核心和砷化铟铝壳组成的纳米线。最后，结果表明，研究人员确实可以通过对纳米线施加拉伸应变来提高纳米线的电子迁移率。测量到未应变纳米线和块状 GaAs 的相对迁移率增加约为 30%。研究人员认为，他们可以在具有更大晶格失配的材料中实现更显着的增加。

堆叠叉片式晶体管技术

最近，英特尔一项关于“堆叠叉片式晶体管（stacked forksheet transistors）”的技术专利引起了人们的注意。

英特尔表示，新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构，与目前最先进的三栅极晶体管相比，该架构允许增加晶体管的数量。在专利里，英特尔描述了纳米带晶体管和锗薄膜的使用，后者将充当电介质隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于有多少个晶体管被相互堆叠在一起。

据了解，英特尔并不是第一家引用这种制造方法的公司，比利时研究小组Imec在2019年就曾提出这个方法，根据 Imec 的第一个标准单元模拟结果，当应用于 2nm 技术节点时，与传统的纳米片方法相比，该技术可以显着提高晶体管密度。

垂直传输场效应晶体管

垂直传输场效应晶体管（VTFET）由IBM和三星共同公布，旨在取代当前用于当今一些最先进芯片的FinFET技术。新技术将垂直堆叠晶体管，允许电流在晶体管堆叠中上下流动，而不是目前大多数芯片上使用的将晶体管平放在硅表面上，然后电流从一侧流向另一侧。

据 IBM 和三星称，这种设计有两个优点。首先，它将允许绕过许多性能限制，将摩尔定律扩展到 1 纳米阈值之外。同时还可以影响它们之间的接触点，以提高电流并节约能源。他们表示，该设计可能会使性能翻倍，或者减少85%的能源消耗。

其实，对于3nm以后先进制程如何演进，晶体管制造只是解决方案的一部分，芯片设计也至关重要，需要片上互连、组装和封装等对器件和系统性能的影响降至最低。

文章来源：donews，半导体行业观察，CPS中安网，无线端