近日，在比利时安特卫普举办的未来峰会上，IMEC(微电子研究中心)发布报告，探讨了直至2036年左右的半导体工艺、技术路线图。

IMEC是一家成立于1984年的权威半导体研究机构，位于欧洲，研究方向包括微电子、纳米技术、信息通讯系统技术（ICT）、芯片制程技术、元件整合、纳米技术、微系统和元件、封装等各个方面。

IMEC的名气不如Intel、ARM、ASML、台积电、三星、中芯国际等等芯片设计、制造商，但同样是重量级玩家，尤其是在基础技术研究、行业标准化方面扮演着至关重要的角色，与上述巨头都有密切合作，还在与ASML合作推动EUV光刻技术。

在谈论路线图之前，首先解释一点，X纳米工艺行业都标注为“Nx”(nanometer)，而在纳米之后将是“埃米”，标注为“Ax”。事实上，2nm之后就开始使用埃米了，A14就等于1.4nm。

2036年实现0.2nm技术

IMEC预估的路线图上，每一代工艺稳定间隔两年时间推进，但目前看应该是初步投产时间，而非量产商用时间，比如N3 3nm，路线图上标注2022年，但今年是看不到实际产品的。

之后将陆续是N2、A14、A10、A7、A5、A3、A2，最后的A2也就是0.2nm，预计在2036年左右实现。

当然，不同厂商的路线图是不一样的，比如Intel还有一个A18，台积电则跳过了N3。

在晶体管技术层面，IMEC认为，现有的FinFET只能维持到N3工艺，之后的N2、A14将转向GAA环绕栅极、Nanosheet纳米片技术，而再往后的A10、A7会改用Forksheet。

A5时代开始必须使用CFET互补场效应晶体管，而到了A2工艺，还要加入Atomic原子通道。

自然，每一家厂商的技术路线也不一样，哪个工艺节点上应用什么技术，也都有各自的考量。

值得一提的是，对于栅极间距(Meta Pitch)这一衡量工艺先进性的重要指标，未来进一步缩减将越发困难，A10工艺可以达到16nm，A7工艺只能到16-14nm，之后的A5、A3、A2工艺都停留在16-12nm。

IMEC统计历史数据后发现，52年过去了，从晶体管数量角度看，摩尔定律依然坚挺，而目前的晶体管数量之王属于苹果M1 Ultra，通过双芯封装达到了1140亿个。

不过，芯片设计成本确实在飙升，16/14nm工艺需要1亿美元出头，10nm工艺大约1.8亿美元，7nm工艺猛增到近3亿美元，5nm工艺则是大约5.5亿美元，未来肯定会继续暴涨。

芯片制造工艺真的能往1nm以下再发展吗？事实真的会如预测一样成功吗？我们来从以下这些方面分析分析，看看成功率有多少？

我们先来看光刻机！

High-NA EUV光刻机进展顺利

首先，正如大家所知道的，为了实现在2nm世代制造更精细的半导体，我们需要具有高产能和高数值孔径 (High-NA) 的下一代 EUV 曝光系统。为此，Van den Hove介绍说，IMEC正在与全球最大的半导体曝光设备制造商荷兰ASML进行联合研究，荷兰ASML是唯一的EUV制造商。

据ASML 系统工程总监 Jan van Schoot 在之前会议上的演讲中说，该工具提供了更高的分辨率。这意味着您可以使用它打印更多功能。航拍图像对比度可实现更好的局部 CD 均匀性。

相关报道指出，High-NA EUV光刻机的工作原理类似于当今的 EUV 光刻，但存在一些关键差异。例如与传统镜头不同，高数值孔径工具包含一个变形镜头，支持一个方向放大 8 倍，另一个方向放大 4 倍。所以字段大小减少了一半。在某些情况下，芯片制造商会在两个掩模上加工一个芯片。然后将掩模缝合在一起并印刷在晶圆上，这是一个复杂的过程。

正因为该设备复杂，所以ASML正在与IMEC在一个于 2018 年联合成立的实验室里合作解决相关问题。

在上个月的SPIE 高级光刻 + 图案化会议上，imec展示了其联合High-NA 实验室的最新成果，以及与ASML合作开发的围绕极紫外 (EUV) 光刻系统的图案化生态系统。

据Imec 预计，第一代商用 EUV 光刻工具将于 2023 年问世，到 2025 年将看到“在大批量制造环境中引入第一台高数值孔径的 EUV 光刻设备”。

而要实现这一时间表，需要完成目前正在进行的大量研究，最新数据在 SPIE 会议的十几个个人贡献中提供。

“我们的职责是与全球图案化生态系统紧密合作，确保及时提供先进的抗蚀剂材料、光掩模、计量技术、变形成像策略和图案化技术，充分受益于 High-NA EUV 提供的分辨率增益光刻扫描仪，”imec 首席执行官 Luc Van den hove 评论道。

在演讲，他涵盖了三个广泛的主题，一个是针对High NA EUV 原型系统的工艺和材料优化。Imec 描述了线边缘粗糙度 (LER) 和图案塌陷如何成为使用薄抗蚀剂膜图案化线/空间的最关键参数，并且已经开发出通过调整照明和掩模条件来减轻图案粗糙度的策略。

另一项研究工作旨在调整所需的计量，因为向更小特征尺寸和更薄抗蚀剂膜的过渡提出了重大挑战，尤其是需要对尺寸低于 10 纳米的单个特征进行成像。

“通过调整现有计量工具的操作条件，可以显著提高图像对比度，”imec 的 Kurt Ronse 评论道。“由深度学习框架支持的专用软件进一步增强了图像分析和缺陷分类。通过与计量供应商的密切合作，imec 探索了用于可靠测量小特征的替代计量技术，例如高通量扫描探针计量和低压像差校正 SEM。”

第三个主题涉及解决High NA EUV 掩模特定的挑战，特别是掩模多层波纹和吸收线边缘粗糙度，因为 imec 已确定掩模缺陷越来越多地影响最终晶圆图案。

“掩模设计规则需要变得更严格，这些发现使我们能够确定High NA EUV 光刻的掩模规格，”Ronse 说。“与 ASML 和我们的材料供应商一起，我们探索了带有图案的掩模吸收器的新型材料和架构。我们首次进行曝光以评估使用低 n 衰减相移掩模和掩模的影响低n吸收材料被证明可以改善晶圆上的掩模3D效果，并有助于增加High NA焦深。”

ASML CEO Peter Wennink在同一场活动中则表示，EUV曝光设备“将支撑行业未来15到20年的发展”，并介绍了下一代EUV曝光设备的发展现状。“我们需要强有力的合作来实现 1.4 纳米及以后的产品，”他说。他同时强调了与各种合作伙伴公司合作的重要性。

除了光刻机，晶体管则是到0.2纳米的另一个保证。

未来的晶体管可能选择

日经表示，当前先进的半导体器件采用“FinFET（鳍型场效应晶体管）”结构，但从 2nm 代开始，下一代晶体管“GAA（Gate-All-Around）”和“CFET（Complementary FET）”等。预计将被采用。为了实现这一点，需要将二硫化钨等新材料应用于晶体管中的沟道。

如图所示，在IMEC的晶体管路线图中，有nanosheet、forksheet和cfet所谓nanosheet，也就是纳米片。作为一种GAAFET，纳米片晶体管的导电沟道完全被包围在高介电系数材料或金属闸极之中，因此，闸极在缩短沟道的情况下，仍能展现更佳的沟道控制能力。

通常，多个纳米片通道垂直堆叠以增加晶体管的有效宽度，从而提供额外的驱动电流，进一步降低元件尺寸与电容。而采用较窄的厚道设计，则可以降低层片之间的寄生电容。

虽然纳米片能够解决短期问题，但在imec看来，要继续提升纳米片的DC效能，最快速有效的方法是增加通道的有效宽度。然而，在一般的纳米片架构下，实现这点并不容易。其主要问题是因为n型与p型MOSFET之间必须保留大范围的间隙，因此，当标准单元的高度经过微缩，容纳更宽的有效通沟道会越来越难，而且n-p间隙在金属图形化时还会变小。

这种情况下，forksheet闪亮登场。该架构由imec提出，首次亮相是在其2017年国际电子元件会议（IEDM）发表的SRAM微缩研究，在2019年会议发表的研究中则作为逻辑标准单元的微缩解决方案。forksheet制程实现了缩短n-p间隙的目标，在闸极图形化前，先在n型与p型元件之间导入一层介电墙，图形化的硬光罩就能在该介电墙上进行，相较之下，纳米片制程则将其置于闸极沟道底部。

而从制程的观点来看，叉型片源自于纳米片，是进阶的改良版本，主要差异包含导入介电墙、改良的forksheet内衬层与源，进一步微缩替代金属闸极。

不过，forksheet架构还有静电力的问题。纳米片最受关注的特点，就是其四面环绕的闸极架构，藉此可以大幅提升对通道的静电控制能力，但forksheet却似退了一步，改成三面闸极架构。

最后，为了实现有效沟道宽度的最大化，互补式场效晶体管（Complementary FET；CFET）成为了可行的架构选择。改架构以垂直堆栈n型与p型元件。也就是说，n-p间距转成垂直方向，所以不需考量标准单元的高度限制。而垂直堆栈元件后释出的新空间除了可以进一步延伸通道宽度，还能用来缩减轨道数至4轨以下。

而IMEC的模拟结果显示，CFET架构能助益未来的逻辑元件或SRAM持续微缩。其沟道的构形可以是n型或p型的鳍片，或是n型或p型的纳米片。

在IMEC看来，CFET架构会是纳米片系列中最完善的架构，成为CMOS元件的最佳选择。

布线和供电也是关键

Van den Hove 在演讲中指出，为了提高晶体管的性能，还需要改进布线结构。

据了解，到目前为止，晶体管层上形成了10个或更多的布线层来供电，但随着电路集成度的提高，连接它们的布线变得复杂和庞大，这阻碍了小型化。作为一种新方法，通过提供从背面供电的结构，可以增加正面布线设计的灵活性。

Van den Hove 先生也在演讲介绍了使用纳米硅通孔从普通布线层的背面连接的示例。未来，它有望用于堆叠晶体管和推进小型化。

我们知道，SoC 最初是一块裸露的高质量晶体硅。我们首先在该硅片的最顶部制作一层晶体管。接下来，我们用金属互连将它们连接在一起，形成具有有用计算功能的电路。这些互连形成在称为堆栈的层中，可能需要 10 到 20 层的堆栈才能为当今芯片上的数十亿个晶体管提供电力和数据。

最靠近硅晶体管的那些层又薄又小，以便连接到微小的晶体管，但是随着您在堆栈中上升到更高级别，它们的尺寸会增加。正是这些具有更广泛互连的级别更擅长提供功率，因为它们具有较小的电阻。

然后，您可以看到，为电路供电的金属——供电网络 (power delivery network：PDN)——位于晶体管的顶部，我们将此称为前端供电。您还可以看到，电力网络不可避免地与传输信号的电线网络竞争空间，因为它们共享同一组铜线资源。

为了解决这个问题，我们可以利用位于晶体管下方的“空”（empty）硅，这在IMEC就是“埋入式电源轨”（buried power rails）或 BPR。该技术在晶体管下方而不是上方建立电源连接，目的是创建更粗、电阻更小的轨道，并为晶体管层上方的信号传输互连腾出空间。

据IEEE报道，要构建 BPR，您首先必须在晶体管下方挖出深沟槽，然后用金属填充它们。您必须在自己制作晶体管之前执行此操作。所以金属的选择很重要。这种金属需要承受用于制造高质量晶体管的加工步骤，其温度可达 1,000 °C。在那个温度下，铜会熔化，熔化的铜会污染整个芯片。因此，IMEC 他们对熔点较高的钌和钨进行了试验。

由于晶体管下方有如此多的未使用空间，您可以将 BPR 沟槽做得又宽又深，这非常适合输送电力。与直接位于晶体管顶部的薄金属层相比，BPR 的电阻可以是其 1/20 到 1/30。这意味着 BPR 将有效地允许您为晶体管提供更多功率。

此外，通过将电源轨从晶体管的顶部移开，您可以为信号传输互连腾出空间。这些互连形成基本电路“单元”——最小的电路单元，例如 SRAM 存储器位单元或我们用来组成更复杂电路的简单逻辑。通过使用我们腾出的空间，可以将这些单元缩小16% 或更多，这最终可以转化为每个芯片上更多的晶体管。即使特征尺寸保持不变，进一步推动摩尔定律。

真技术还是假游戏？

但有一点变不了，那就是MP值！

大家看看上图标的绿色框，这里指的是MP金属栅极距，这是真正代表晶体管密度，也就是工艺指标的参数。

它在1nm之前还是在不断变小的，直到1nm工艺时，为16nm，但接下来不管工艺怎么先进，其参数一直处于16-12nm间了。

意思就是晶体管密度其实不再怎么变化了，不管你是1nm，还是0.5nm，或者0.2nm，这个MP金属栅极距基本不变了。

事实上，之前已经有科学家表示，当芯片工艺在1nm之后，量子隧穿效应有可能会让半导体失效，估计这也是为什么1nm后，这个MP金属栅极距不变了，因为不可能再变小了。

这也代表着接下来工艺究竟是多少nm，它与晶体管密度没有太多关系了，更多的还是数字游戏了，晶圆厂商们愿意说多少nm，就是多少nm，与MP金属栅极距不再有对应关系。

事实上，在进入10nm之后，大家就吐槽台积电、三星的所谓nm工艺制程与MP金属栅极距已经不再有对应关系，更多的是数字营销游戏，只有英特尔或是清白的，但到了1nm后，那就大家都要玩数字游戏了，那这样的摩尔定律究竟还有没有意义？