【51CTO原创稿件】在过去的半个世纪中，在摩尔定律的驱动之下，半导体芯片飞速发展，计算力一直保持着大跨度的发展。然而，随着硅芯片已逼近物理和经济成本上的极限，摩尔定律开始放缓了，半导体工艺升级带来的计算性能的提升不能再像以前那么快了，每一代制程工艺的研发和成熟需要的时间将越来越长。

为了提升芯片性能，半导体行业一方面正在继续推进制程演进，另一方面则在不断探索、发展2．5D／3D堆叠、chiplet（芯粒）等先进封装技术。  近日，Cadence正式交付全新Cadence Integrity  3D－IC平台，这是业界首款完整的高容量3D－IC平台，将设计规划、物理实现和系统分析统一集成于单个管理界面中。

Cadence公司数字与签核事业部产品工程资深群总监刘淼在接受记者采访时表示，芯片堆叠技术推动着摩尔定律持续往前走，Integrity  3D－Ic平台则提供独一无二的系统规划功能，集成电热和静态时序分析（STA），以及物理验证流程，助力实现速度更快、质量更高的3D设计收敛，获得更高的生产效率。

后摩尔时代，堆叠技术成为芯片发展趋势

此次媒体沟通会上，刘淼率先分享了整个芯片行业的发展现状与未来趋势。刘淼表示，芯片设计主要有四个层次：器件层、标准单元库 片上内存SRAM、Block层和系统层。要让摩尔定律延续下去，就要从两个不同的维度出发，一是More  Moore，即深度摩尔，即在介质和工艺上进行深度研发。

刘淼强调，仅从这一维度出发，显然无法支撑摩尔定律走下去，因为看不到成本的显著降低。因此，必须从More than  Moore，即系统角度出发，利用堆叠技术，提升单位面积上的密度才能够让摩尔定律延续下来。

据了解，Cadence在多个小芯片（Multi－Chiplet）封装领域已经耕耘了20多年，从1980年开始做系统级封装，到2004年推出RF模块，再到2010年开始研发2．5D技术，已经具备非常成熟的技术。

刘淼表示，自2012年推出嵌入式键桥技术之后，Cadence不仅支持 FOWLP和Bumpless  3D集成，还提供先进Co－package，即能够把光和硅堆叠起来。此次正式交付的Integrity  3D－IC平台，能够让SoC（片上系统）设计和封装团队协同对系统进行优化，还将设计规划、物理实现和系统分析功能集成在单个管理界面中，简化了多种EDA工具的使用。

Cadence Integrity 3D－IC平台：统一的管理界面和数据库，实现物理验证、电源、热仿真全流程管理

Cadence此次交付的Integrity  3D－IC平台，实现了Cadence各类3D子工具的整合，形成了内部工具系统闭环，减轻了芯片设计厂商的使用难度和成本。

刘淼表示，Cadence的Integrity  3D－IC平台是其广泛3D－IC解决方案的组成，同时集成了系统、验证及IP功能。据介绍，该平台支持Palladium Z2和Protium  X2进行全系统功耗分析；基于小芯片的PHY  IP互联；Virtuoso设计环境和Allegro封装技术的协同设计；集成化的IC签核提取和STA。通过Integrity  3D－IC平台，Cadence将自己的Virtuoso设计环境和Allegro封装技术实现了数据库的统一，打通了内部工具互通瓶颈。

Integrity 3D－IC平台还集成了Sigrity仿真技术、Clarity 3D Transient Solver电磁场求解器及Celsius  Thermal Solver热求解器，不仅能够进行系统级连接的3D规划，还可以展现完整的系统级视图和Chiplet到PCB板的映射。

刘淼告诉记者，在Cadence Integrity 3D－IC平台项目上，中国团队作出了突出的贡献。据介绍，在该项目中，中国研发团队提出了Native  3D  Partitioning（同构和异构裸片堆叠）方案，能够有效地提升3D堆叠下的PPA。该技术也体现了Cadence中国团队成立15年来积累的技术实力。

除此之外，Integrity  3D－IC平台还支持3D静态时序分析Tempus方案。相比2D封装，3D－IC会显著地提升Corners（偏差）数量，加大厂商验证难度和成本。Tempis的快速、自动裸片分析技术（RAID）可以将这一流程压缩至1／10。其3D  exploration流程可以通过用户输入信息将2D设计网表直接生成多个3D堆叠场景，自动选择最优化的3D堆叠配置。另外，在系统级分析和签核流程上，Integrity  3D－IC平台能够进行时序分析、物理验证、电源和热仿真管理等流程。

刘淼表示，Integrity  3D－IC平台是EDA行业发展的一大趋势，未来3D设计工具和人工智能设计工具或许也将进一步整合，降低芯片设计成本。

为不同应用场景提供更高的生产效率

Integrity  3D－IC平台适用于不同应用场景的芯片片，其面向超大规模计算、消费电子、5G通信、移动和汽车应用，相较于传统单一脱节的Die［1］by－Die设计实现方法，芯片设计工程师可以利用Integrity  3D－IC平台获得更高的生产效率。

刘淼表示，虽然不同的应用有着不同的诉求，但存算一体化肯定也是一个主要的趋势，将会在未来的很多场景中得到应用。他表示，目前很多AI公司正在研发存算一体化的芯片，其最大目的是让功耗不要消耗在传输当中，因此把存储和运算放在一起，不但能够提高效率，还能降低功耗，这就需要Integrity  3D－IC平台进行支持。此外，在通信领域， HBM能够提供足够的带宽，这也是HBM采用2．5D的根本原因。

据介绍，目前包括中兴通信  lightelligence、阿里巴巴等，都已经是Cadence的客户。“只要是在往2．5D方向走的企业，包括CPU、GPU公司，都是Cadence的客户。”刘淼如是说。

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来源：51CTO张诚