小芯片提供了一种创建更高级设计的替代方法。通过使用两个或更多芯片，可以将设计的晶体管数量增加到超出单个芯片所能容纳的数量。它可以将较旧的节点用于一些小芯片以节省成本，同时在需要最佳性能的地方使用前沿节点。

AMD、英特尔、台积电、Marvell 和其他一些公司已经开发或演示了使用小芯片的设备，这是开发高级设计的另一种方式。然而，除此之外，由于生态系统问题、缺乏标准和其他因素，小芯片在行业中的采用受到限制。正在努力解决这些问题。在幕后，几家代工厂和OSAT正在准备好帮助客户使用小芯片。

小芯片的目标是通过在 IC 封装中集成预先开发的芯片来减少产品开发时间和成本。因此，芯片制造商可能在库中拥有模块化芯片或小芯片的菜单。小芯片可以在不同的节点具有不同的功能。客户可以混合搭配小芯片并使用芯片到芯片互连方案将它们连接起来。

这不是一个新概念。多年来，有几家公司推出了类似小芯片的设计，但该模型开始滚雪球是有充分理由的。对于高级设计，业界通常会开发片上系统(SoC)，您可以在其中缩小每个节点的不同功能并将它们打包到单片芯片上。但是这种方法在每个节点都变得越来越复杂和昂贵。

虽然有些人会继续走这条路，但许多人正在寻找替代品。开发系统级设计的另一种方法是在高级封装中组装复杂的芯片。小芯片是模块化该方法的一种方式。

“我们还处于早期阶段。来自英特尔和我们竞争对手的越来越多的产品将反映这种向前发展的方法。每个主要代工厂都有增加2.5D和3D集成方法互连密度的技术路线图，”英特尔工艺和产品集成总监 Ramune Nagisetty 说。“在未来几年，我们将看到它扩展到 2.5D 和 3D 类型的实现。我们将看到它扩展到逻辑和内存堆叠以及逻辑和逻辑堆叠。”

小芯片的好处

将大芯片分成更小的小芯片通过提高产量来降低制造成本。传统的良率模型假设缺陷在晶圆上随机散布，并且芯片上任何地方的缺陷都会使其无法使用。因此，大芯片比小芯片更可能包含缺陷。掩模尺寸 700mm²的设计（可能的最大尺寸）通常会产生大约30% 的合格芯片，而 150mm²芯片的良品率约为 80%。即使考虑到更多数量的小芯片，这种产量的提高也节省了大量成本。

为了提高大芯片的良率，一些供应商包括可以容纳某些缺陷的冗余电路。例如，一块 SRAM 可以有额外的行来替换任何失效的行。这种方法增加了芯片面积，但减少了易受缺陷影响的“有效面积”。小芯片设计可以去除冗余电路，减少芯片面积，同时仍然提高产量。

进一步的成本节约来自使用不同的制造节点创建不同的（异构）小芯片，这在单片设计中是不可能的。例如，对于密集封装的逻辑和存储器，7nm 晶体管比 16nm 晶体管便宜，但 I/O 接口通常具有模拟电路和其他无法从较小节点中受益的大型功能。出于这个原因，许多小芯片设计将 I/O 功能隔离到在旧节点中制造的单独芯片中。一些逻辑电路（例如加速器）可能不需要以与主处理器相同的最大时钟速率运行，因此可以在中间节点中制造。使用较旧的工艺技术可以将这些小芯片的制造成本降低多达 50%。

公司可以通过在多个产品中重复使用小芯片来减少设计时间和流片费用。例如，AMD 在其第一代 Epyc 和 Ryzen 产品中使用了相同的小芯片设计；PC 处理器使用单个小芯片，而服务器处理器最多包含四个小芯片。此外，AMD 可以通过改变封装中的小芯片数量来轻松提供广泛的 Epyc 核心数量。相比之下，英特尔通常会流片出三款至强芯片，每款都有不同的核心数，以涵盖每一代的全系列型号。同样，Barefoot 可以通过更改以太网小芯片的数量来扩展其交换机的端口数。

I/O 接口故障会导致产品无法启动。为了降低这种风险，Barefoot 将其前沿的以太网设计转移到一个单独的小芯片上，使其能够独立于主逻辑芯片开发和测试该电路。尽管其 Agilix FPGA 已经开始出货，但英特尔计划开发新的小芯片以随着时间的推移升级产品的 I/O 功能。

小芯片可以通过实例化比单个芯片容纳更多的晶体管来实现晶体管数量“超摩尔”的增益。Xilinx 从 2011 年开始使用这种方法，当时它将四个中型小芯片组合在一起，提供的门数是当时最大的单片 FPGA 的两倍。AMD 的 Rome产品在 9 个小芯片上集成了 400 亿个晶体管，而英特尔的现代 Skylake Xeon 单片设计只有 80 亿个。然而，对于许多前沿产品，功耗 (TDP) 在设计达到最大芯片尺寸之前限制了晶体管的数量。

小芯片成本研究

设计人员可以通过多种不同方式实现小芯片。有些使用同构的小芯片，而其他的则将计算和 I/O 功能隔离到不同的小芯片中。硅衬底在小芯片之间提供密集的布线和更大的带宽，但有机衬底的成本更低。作为一个简单的案例研究，让我们来看一个假想的处理器，它可以被分成四个同质的芯片。单片版本需要 7nm 节点中的 600mm²和昂贵的 60x60mm有机 BGA 封装，具有许多布线层来处理大量 I/O。该设计包括一个具有冗余行的相当大的内存，留下了 80% 的有效区域。

划分这种设计可能会产生四个 150mm²的芯片，但小芯片需要额外的芯片到芯片连接区域，这需要比芯片上信号大得多的驱动器；为此，我们估计有 10% 的开销。即便如此，如表 1 所示，较小芯片的良率几乎是大型单片芯片的两倍，从而节省了 100 美元的总芯片成本。

然而，由于测试四个芯片而不是一个芯片的开销，测试成本略高。由于多种原因，该包装已经很昂贵，但成本会大幅增加。如上所述，小芯片的总面积要大 10%，并且封装需要小芯片之间有一些空间，因此它增长到 60x80mm²。将 I/O 分布在更大的封装中减少了布置这些信号所需的层数，但新的芯片到芯片信号增加了布置的层数；我们假设这些变化不重要，并且层数保持不变。最后，多芯片封装的组装成本会更高，组装损耗也会更高。这些封装成本抵消了大约一半的芯片成本节省，净收益为 13%。

将此成本模型扩展到其他示例，我们看到了在几乎没有冗余或没有冗余的情况下最大的节省。在 7nm节点中，小芯片降低了单片设计的成本，有效面积大于 400 mm²，如图 2a 所示。根据我们的模型，对于相同内核占用 50% 或更多芯片面积的高度常规处理器，小芯片通常会增加制造成本。在这种情况下，冗余内核会提高大芯片的良率，从而降低小芯片的良率增益。

在更先进的制造节点中，小芯片在更广泛的设计中具有优势。例如，在5nm 工艺中，晶圆成本几乎翻了一番，达到 17,000 美元。因此，转移到更小的芯片所节省的成本更大，更容易抵消封装成本的增加。根据我们的模型，5nm 的净成本节省比 7nm 高约10%，这意味着小芯片可以降低小至 200mm²的裸片成本。即使对于有效面积为 50% 的处理器，在 300mm² 以上也会节省成本。尽管 3nm 的晶圆成本尚未确定，但成本节约肯定会再次上升，将小芯片的盈亏平衡点推到150mm²以下。

小芯片的行业现状

小芯片行业目前的情况如何？Synopsys的Walia说：“在大多数情况下，拥有小芯片的公司不在乎行业标准。Nvidia有他们的NVLink，AMD有他们的Infinity结构，高通有Qlink，英特尔有AIB。他们都提出了自己的专有接口标准。随着生态系统的不断发展，对标准的需求也不断提高。”

当然，标准也不是全部。Cadence的Park说：“最大的问题在于小芯片的商业化。我们已经有了硬核和软核IP，小芯片是第三种选择。芯片设计者将能够购买该硬核IP并将其放在中介层上，层压或堆叠，或任何操作。”

“封装技术与此独立。小芯片的可行性更多地与逻辑分区有关。缺少的部分是提供IP的公司。他们会转变为这种业务模型，并将构建的东西并存储在仓库中吗？答案可能是否定的。谁将提供仓库来存储所有这些小芯片，谁将制造它们，谁将要分发它们，小芯片的商业模型的概念尚未建立，这是一个值得讨论的成本模型。”

也许小芯片还太过遥远。 “作为IP供应商，我们准备出售用单独的芯片接口PHY IP。可以预见，我们将来会出售完整的小芯片芯片。可能是一个PCIe小芯片，一侧具有PCIe SerDes，另一侧则是裸片对裸片（D2D）的PHY，也有可能有一个控制器。” Cadence IP集团产品营销总监Wendy Wu说.

“今天，我们将这些IP作为单独的产品使用，但是我们一直在寻求将它们整合在一起，作为小芯片的统一设计。现在还不能制造这样的芯片，因为如今都是制造标准化的产品。如果想要有制造小芯片的供应链，需要这个市场足够大。”

小芯片的挑战可以分开来看。“小芯片设计标准化的挑战可以总结为功能、元件封装、和签核。” Arm研究员兼技术总监Rob Aitken说。根据Aitken的细分，如下：

功能性 小芯片与整个系统架构的关系很重要。Aitken说。“不同的小芯片是否可以替代（就像它们在内存中一样），或者它们执行相似的任务，但是具有不同的软件接口、时钟频率、电源、散热等？” 无论哪种情况，明确的规格、模型和验证对于成功开发小芯片和包括它们的3D封装组件都至关重要。

元件封装 HBM标准规定了引脚和功能的特定布置。标准化的逻辑小芯片将需要相同的东西，通过与连接点关联的协议从物理层定义。硬核IP模型面临的挑战（长宽比、引脚位置、测试等）在小芯片中也类似。即使小芯片允许跨区域连接， beachfront”（bits per second per millimeter along the die edge）对于接口性能仍然很重要，因为小芯片的布局方式很可能会被确定。尽管支持3D封装的协议和引脚标准，但还没有完整的逻辑芯片封装标准。

签核 尽管已经进行，并且将继续进行许多工作来减少小芯片在流片过程中的复杂性，但尚未达成普遍认可的解决方案，包括如何最好地划分功能和成品良率。以及不同供应商之间的小芯片集成在一起的功耗、散热等问题。

解决其中一些问题的唯一方法设计小芯片，并找出具体问题在哪里。英特尔的阿尔瓦雷斯（Alvarez）说：“小芯片目前在商业上是可行的，即使芯片是来不不同的供应商。AIB接口的标准化对于开启这个新兴的生态系统至关重要。它尚未发展起来，但正朝着正确的方向发展。”

文章来源： 众壹云，雷锋网， 半导体行业观察