近日，英特尔与AMD、Arm、日月光、Google Cloud、Meta、微软、高通、三星电子和台积电等十大行业巨头宣布成立 UCIe 产业联盟，共同打造Chiplet互连标准、推进开放生态，并制定了标准规范“UCIe”。

UCIe标准的全称为“UniversalChiplet Interconnect Express”，旨在芯片封装层面确立互联互通的统一标准。

借此，Chiplet或将在标准和生态层面掀开新篇章。

Chiplet：延续摩尔定律的新法宝

解读UCIe，绕不开Chiplet。

Chiplet俗称芯粒，也叫小芯片，它是将一类满足特定功能的die（裸片），通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的IP复用。

当前，主流的系统级芯片都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。以旗舰级智能手机的SoC芯片为例，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多不同功能的计算单元，以及诸多的接口IP，追求的是高度集成化，利用先进制程对于所有的单元进行全面的提升。

而随着半导体工艺制程持续向3nm/2nm推进，晶体管尺寸已经越来越逼近物理极限，所耗费的时间及成本越来越高，同时所能够带来的“经济效益”的也越来越有限，“摩尔定律”日趋放缓。在此背景下，Chiplet被业界寄予厚望，或将从另一个维度来延续摩尔定律的“经济效益”。

Chiplet是将原本一块复杂的SoC芯片，从设计时就按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的工艺制程进行制造，再将这些模块化的裸片互联起来，通过先进封装技术，将不同功能、不同工艺制造的Chiplet封装成一个SoC芯片。

对于Chiplet技术的发展和兴起，摩尔精英CEO张竞扬认为，这既是技术发展需要，也是经济规律的驱动。如今单品出货上亿的手机SoC研发成本往往达到10亿美金以上，而物联网细分领域的出货和利润难以覆盖这样的研发投入。为此，芯片产业正在积极探索在单个封装里实现分解SoC，多芯片异构集成的Chiplet技术，来平衡这种研发投入上升和出货量下降之间的矛盾。

从其技术特点和当前进展综合来看，Chiplet的优势可以归结为几个方面：

Chiplet可以大幅提高大型芯片的良率。

近年来，随着高性能计算、AI等方面的巨大运算需求，集成更多功能单元和更大的片上存储使得芯片不仅晶体管数量暴增，芯片面积也急剧增大。芯片良率与芯片面积有关，随着芯片面积的增大而下降，掩模尺寸700mm²的设计通常会产生大约30%的合格芯片，而150mm²芯片的良品率约为80%。因此，通过Chiplet设计将大芯片分成更小的芯片可以有效改善良率，同时也能够降低因为不良率而导致的成本增加。

Chiplet可以降低设计的复杂度和设计成本。

因为如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样不仅可以大幅降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。而且，把SoC拆分成几个关键的“Chiplet”，让每颗Chiplet能够同时出货到10种甚至更多的应用中去平衡研发成本，能够避免一颗大SoC芯片设计出来后没有足够出货量带来的巨大损失。

Chiplet还能降低芯片制造的成本。

一颗SoC当中有着不同的计算单元，同时也有SRAM、各种I/O接口、模拟或数模混合元件，这其中主要是逻辑计算单元通常依赖于先进制程来提升性能，而其他的部分对于制程工艺的要求并不高，有些即使采用成熟工艺，也能够发挥很好的性能。所以，将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。

在多种优势因素以及市场发展趋势的驱动下，AMD、台积电、英特尔、英伟达等芯片巨头厂商嗅到了这个领域的市场机遇，近年来开始纷纷入局Chiplet。AMD最新几代产品都极大受益于“SiP + Chiplet”的异构系统集成模式；另外，近日苹果最新发布的M1 Ultra芯片也通过定制的UltraFusion封装架构实现了超强的性能和功能水平，包括2.5TB/s的处理器间带宽。科技巨头的动态和布局，无一不反映着如今Chiplet技术正在得到行业内的认可和重视。

Chiplet万事俱备了吗？

随着UCIe标准的推出，IP公司将从Chiplet生态中获得更多机会。一方面，UCIe对于IP供应商意味着新的生意，不管是芯片内部传输，还是在机箱中增加UCIe接口，都增加了更多可能性。

不过，对于IP厂商来说，最大的机会更源自于IP的芯片化，即一些半导体IP核以硅片的形式提供，IP就是“Chiplet”，旨在以Chiplet的形式实现IP的“即插即用”和“重复利用”， 不同功能的 IP，如 CPU、存储器、模拟接口等，可灵活选择不同的工艺分别进行生产，以灵活平衡原有先进制程工艺芯片面临的性能与成本的矛盾，并降低较大规模芯片的设计时间和风险，实现从SoC中的IP到SiP封装中以独立的芯粒形式呈现的IP。

另一方面，从上文提到的AMD、苹果推出CPU/GPU等芯片产品可以看到，高性能SoC都能应用到Chiplet技术，这意味着物联网市场中大量产品都将有机会以“Chiplet+2.5D/3D”形态存在，芯片产业的协作模式需要调整来适应这一趋势。面对市场对Chiplet集成的需求，特别是大量客户有做多品类、小批量的封装需求，给封测厂商以及具有供应链整合能力的企业带来了机会。

张竞扬表示，正是看到了这样的市场需求和机遇，摩尔精英自2018年起自建封测基地，为客户提供从封装设计、仿真到工程批制作，再到量产管理的封装解决方案。与此同时，摩尔精英打造的芯片设计平台，聚合了多家具有特定优势的设计服务和IP公司，最大化地发挥每一方的优势，并在提供解决方案的过程中积累裸片资源，促成多方协作的产品创新。

虽然Chiplet正展现出诸多好处和市场潜力，但是要充分发挥其效力，仍面临着一些需要解决的难题和挑战。其中，解决互联标准只是第一步。技术层面，Chiplet 还面临着来自先进封装、测试、软件配合等多个方面的挑战。

小芯片具有挑战性

通常，要开发基于小芯片的设计，第一步是定义产品。然后，提出的基于小芯片的设计需要几个部分，例如产品架构、已知良好的芯片 (KGD) 和芯片到芯片的互连。它还需要完善的制造策略。

KGD 是设计中使用的裸片或小芯片。芯片到芯片互连允许小芯片在设计中相互通信。通过开发或采购这些部件，芯片客户可以开发基于小芯片的设计，至少在纸面上是这样。

但最大的问题是该设计是否可行或具有成本效益。这可能是一个主要的绊脚石，阻止了对风险不利的芯片客户考虑小芯片。

为了帮助这里的客户，ODSA 发布了一个成本分析软件工具，其中包括开发基于小芯片的设计所涉及的所有可能组件和成本的电子表格。

“没有通用规则说你应该总是做小芯片，或者你不应该做。这一切都取决于特定的应用程序，”谷歌的Mudasir Ahmad说。“我们需要一个可用于每个应用程序的模型来提供反馈。[使用电子表格，芯片客户]（With the spreadsheet, chip customer）可以使用通用框架将数据输入其中。然后他们可以尝试了解为特定应用程序制作小芯片是否有意义。”

成本不是唯一的因素。工程师还必须考虑小芯片的挑战。根据Ahmad的说法，以下是其中一些挑战：

• 报废成本：如果一个小芯片在一个或多个最终设计中失败，则设备可能会报废。这增加了废品成本。

• 测试：为了最大限度地减少废品损失，设计需要更多的测试覆盖率。

• 良率：封装复杂性可能会影响整体良率。

• 性能：将信号从一个芯片移动到另一个芯片可能会降低产品的性能。

商业模式是另一个挑战。“如果您有不同的供应商提供不同的零件，并且您将它们全部放在一个封装中，那么谁负责什么？谁承担失败的责任？” Ahmad问道。

架构、KGD、互连

成本和技术挑战只是小芯片等式的一部分。客户还必须定义产品并为设计选择架构。

这里有很多选择。客户可以将芯片集成到现有的高级封装或新架构中。

扇出是一种选择。在扇出封装的一个示例中，DRAM裸片堆叠在封装中的逻辑芯片上。

在高端系统中使用，2.5D是另一种选择。在 2.5D 中，裸片堆叠在中介层上，或并排连接。中介层包含硅通孔(TSV)，它提供了从die到电路板的电气连接。在一个示例中，ASIC 和高带宽存储器(HBM) 并排放置在中介层上。HBM 是 DRAM 内存堆栈。

另一种选择是将小芯片合并到新的 3D 架构中。例如，英特尔正在开发一种 GPU 架构，代号为 Ponte Vecchio。该器件在一个封装中集成了 5 个不同工艺节点的 47 个tiles或小芯片。

任何基于小芯片的架构都需要已知良好的裸片，即满足给定规格的裸片。如果没有 KGD，封装可能会出现低良率或在现场失败。

“我们收到裸片，然后将它们放入封装中，以提供具有功能的产品，” ASE工程和技术营销总监Lihong Cao在最近的一次活动中说。“关于 KGD，我们希望通过良好的功能对其进行全面测试。我们希望它是 100%。”

这不是唯一的挑战。在一个封装中，一些die是堆叠的，而另一些则位于其他地方。因此，您需要一种使用裸片到裸片互连将一个裸片连接到另一个裸片的方法。

今天的小芯片设计使用专有互连连接芯片，这限制了该技术的采用。“小芯片成为新 IP 的最大障碍是标准化，” QP Technologies的母公司 Promex 总裁兼首席执行官 Richard Otte 说。“必须在小芯片之间建立标准/通用通信接口，才能在多个封装供应商之间实现这一点。”

好消息是，有几个组织正在为小芯片开发开放的裸片到裸片互连标准。目前有几种相互竞争的技术，尚不清楚哪种技术会胜出或如何将它们结合起来。

ODSA 正在准备一种名为 Bunch of Wires (BoW) 的芯片到芯片互连技术。其他 die-to-die 技术包括高级接口总线 (AIB)、CEI-112G-XSR 和 OpenHBI。

在最新的努力中，由英特尔、三星、台积电和其他公司支持的新小芯片联盟发布了 UCIe，这是一个涵盖芯片到芯片 I/O 物理层、芯片到芯片协议和软件堆栈的规范。

上述所有规范都定义了封装内小芯片之间的标准互连，但它们都是不同的。“UCIe 和 BoW 都是开放规范，定义了封装内小芯片之间的互连，并支持开放的小芯片生态系统。但它们与如何定义层和优化应用程序不同，”ASE 的曹说。

事实证明，没有一种互连技术可以满足所有需求。工程师将选择满足给定应用程序要求的选项。“各种标准之间存在重叠子集的区域，” JCET首席技术官 Choon Lee 说。“因此，坚持一个标准可能没有重要意义。通常，小芯片的功能块由设备制造商定义。他们知道如何优化小芯片之间的互连。”

chiplet也许是国产芯片的机会

对于中国半导体而言，Chiplet被视为中国与国外差距相对较小的先进封装技术，有望带领中国半导体产业在后摩尔时代实现质的突破，因此，Chiplet技术也成为了中国半导体企业的“宠儿”，纷纷走向Chiplet研发的道路。

我国晶圆代工厂率先涉足先进封装技术，而传统半导体封测厂商也开始有了新的计划。

华为是国内最早尝试Chiplet的一批公司，海思半导体在早期就与台积电合作过Chiplet技术，在技术封锁之下，Chiplet可能会成为华为渡过难关、保持劲头的一种解决方案。去年，有消息传出，华为正在尝试双芯片叠加，将利用3DMCM封装的Chiplet。

除华为之外，也有其他国产半导体公司在此布局。国内公司芯动科技推出的首款高性能服务器级显卡GPU“风华1号”就使用了INNOLINK Chiplet技术，将不同功能不同工艺制造的Chiplet进行模块化封装，成为一个异构集成芯片。

长电将在2022年至2024年间推出2.5D、3D等更为先进的封装技术。面向chiplet异构集成应用的市场需求，长电还将推出XDFOI系列解决方案。

通富微电已经大规模生产Chiplet产品，7nm产品已大规模量产，5nm产品已完成研发即将量产，技术实力上升到前所未有高度，公司先进封装收入占比已超过70%。

华天科技已自主研发出达到国际先进或国内领先水平的多芯片封装(MCP)技术、多芯片堆叠(3D)封装技术、薄型高密度集成电路技术、集成电路封装防离层技术。

随着硅过孔、扇出技术在国内普遍运用，中国封测企业相比之下于国际尖端差距更小，在chiplet背景下，也许能弥补落后制程的遗憾。

文章来源： 半导体行业观察，肥瘦相间0072003