摩尔定律的延伸受到物理极限、巨额资金投入等多重压力，迫切需要别开蹊径推动技术进步。而通过先进封装可以相对轻松地实现芯片的高密度集成、体积的微型化和更低的成本，这使得台积电、英特尔、三星，以及主要封测代工厂商(OSAT)都对先进封装给予了高度重视，纷纷布局发展这方面的能力，chiplet应运而生。据Omdia报告，预计到2024年，Chiplet市场规模将达到58亿美元，2035年则超过570亿美元，市场规模将迎来快速增长。

5日，半导体封装技术chiplet彻底出圈，芯源股份/通富微电/晶方科技/华天科技等纷纷涨停。

摩尔定律的延伸受到物理极限、巨额资金投入等多重压力，迫切需要别开蹊径推动技术进步。而通过先进封装可以相对轻松地实现芯片的高密度集成、体积的微型化和更低的成本，这使得台积电、英特尔、三星，以及主要封测代工厂商(OSAT)都对先进封装给予了高度重视，纷纷布局发展这方面的能力。

今年初，英特尔与AMD、Arm、日月光、Google Cloud、Meta、微软、高通、三星电子和台积电等十大行业巨头宣布成立 UCIe 产业联盟，共同打造Chiplet互连标准、推进开放生态，并制定了标准规范“UCIe”。借此，Chiplet或将在标准和生态层面掀开新篇章。

Chiplet：身负延续摩尔定律的使命

Chiplet俗称芯粒，也叫小芯片，它是将一类满足特定功能的die（裸片），通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起，形成一个系统芯片，以实现一种新形式的IP复用。

当前，主流的系统级芯片都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。以旗舰级智能手机的SoC芯片为例，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多不同功能的计算单元，以及诸多的接口IP，追求的是高度集成化，利用先进制程对于所有的单元进行全面的提升。

而随着半导体工艺制程持续向3nm/2nm推进，晶体管尺寸已经越来越逼近物理极限，所耗费的时间及成本越来越高，同时所能够带来的“经济效益”的也越来越有限，“摩尔定律”日趋放缓。在此背景下，Chiplet被业界寄予厚望，或将从另一个维度来延续摩尔定律的“经济效益”。

Chiplet是将原本一块复杂的SoC芯片，从设计时就按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的工艺制程进行制造，再将这些模块化的裸片互联起来，通过先进封装技术，将不同功能、不同工艺制造的Chiplet封装成一个SoC芯片。

对于Chiplet技术的发展和兴起，摩尔精英CEO张竞扬认为，这既是技术发展需要，也是经济规律的驱动。如今单品出货上亿的手机SoC研发成本往往达到10亿美金以上，而物联网细分领域的出货和利润难以覆盖这样的研发投入。为此，芯片产业正在积极探索在单个封装里实现分解SoC，多芯片异构集成的Chiplet技术，来平衡这种研发投入上升和出货量下降之间的矛盾。

中国半导体可以借助Chiplet弯道超车吗？

与传统的SoC方案相比，Chiplet模式具有设计灵活性、成本低、上市周期短三方面优势。

Chiplet最初是2015年，Marvell创始人周秀文在ISSCC 2015上提出MoChi（模块化芯片）架构概念，核心背景就是摩尔定律的放缓以及先进芯片设计成本越来越高。随后，AMD公司以实现性能、功耗和成本的平衡为目标，率先将Chiplet应用于商业产品中。

随后，科技巨头们也嗅到了Chiplet技术的商业化前景。今年3月苹果公司发布的自研M1 Ultra芯片，就是通过Chiplet封装方案，将两个M1 Max芯片互连，以实现更高的性能以及更经济的方案。而目前已有的Chiplet封装技术还包括Organic Substrates、台积电提出的Passive Interposer（2.5D) 以及英特尔提出的Silicon Bridges等。

根据调研机构Omdia的数据显示，到2024年，Chiplet处理器芯片的全球市场规模将达到58亿美元，较2018年增长9倍。到2035年，全球Chiplet芯片市场规模将有望扩大到570亿美元，较2024年增长近10倍。

“（Chiplet）解决7nm、5nm及以下工艺中，性能与成本的平衡，能降低较大规模芯片的设计时间和风险。”芯原股份CEO戴伟民在2020年世界计算机大会上表示。

对于中国来说，Chiplet技术的最大吸引力在于，它可以在降低成本下，实现不同工艺节点的芯片产品搭配，并通过添加或删除Chiplet，来创建具有不同功能集的不同产品。

比如，一颗芯片内部包含存储、通信和NPU（神经网络处理器）模块，它可以搭配28nm、14nm、7nm不同节点，中间由I/O die互连，从而创造出与7nm芯片一样的性能和作用，这有助于减少美国对先进技术封锁的影响。

戴伟民在今年6月的一场线上会议中表示，Chiplet技术能使中国构建计算机和电子设备核心的中央处理器 (CPU) 和图形处理器 (GPU) 的“战略库存”。

“Chiplet对中国解决（先进芯片技术）瓶颈具有重要意义......这项技术为中国提供了一个机会，可以囤积Chiplet处理器芯片，以便在后期需要时使用它们来生产更强大的处理器。”戴伟民表示。

中国计算机互连技术联盟（CCITA）秘书长、中科院计算所研究员郝沁汾接受媒体采访时表示，中国可以采用28nm成熟工艺的芯片，通过Chiplet封装方式，使其性能和功能接近16nm甚至7nm工艺的芯片性能。

在国内，华为海思半导体是最早研究Chiplet技术的公司之一。随后包括芯片IP公司芯原股份、国内芯片封装龙头企业长电科技(600584.SH) 、通富微电、华天科技等企业，都在发力Chiplet技术。根据中国证券报的统计，A股中布局Chiplet的概念股有8只。

8月5日，长电科技表示，2021年公司推出了支持Chiplet技术的扇出型封装解决方案；芯原股份则表示，其计划于2022年至2023年，继续推进高端应用处理器平台Chiplet方案的迭代研发工作，并通过客户合作项目、产业投资等，持续推进Chiplet在平板电脑、自动驾驶、数据中心等领域的产业化落地进程。

不过，清华大学教授魏少军却认为，Chiplet处理器芯片是先进制造工艺的“补充”，而不是替代品。“其目标还是在成本可控情况下的异质集成。”

清华大学集成电路学院院长吴华强也表示，Chiplet不是先进芯片制造的替代品，但它们可能有助于中国建立“战略缓冲区”，提高本地的性能和计算能力，以制造用于数据中心服务器芯片。

综合考虑成本、性能等多方面的因素，魏少军认为，Chiplet技术最大的应用场景，主要包括计算逻辑与DRAM（动态随机存储）集成、手机领域通过Chiplet将多颗芯粒集成以节省体积、以及汽车、工业控制、物联网等领域。

Chiplet技术的关键标准和接口方面，中国是追赶者。今年3月2日，英特尔联合AMD、Arm、谷歌云、高通、Meta、微软、三星、台积电、日月光这10家半导体产业上下游企业组成UCIe（Universal Chiplet Interconnect Express）国际产业联盟，意欲推动Chiplet互联标准规范化、共建开放生态。目前包括阿里、芯原股份、芯耀辉等国内企业也都加入其中。

中国科学院微电子研究所封装中心副主任王启东表示，Chiplet还有一些技术障碍需要克服。比如封装14nm节点芯片以执行7nm芯片功能，可能会增加40%的功耗。“即使我们能找到技术解决方案，另一个挑战是如何控制成本。我认为现在没有人对此非常清楚。”

魏少军认为，中国集成电路产业总体上还处在追赶的过程中，Chiplet的出现并不能带来这一态势的根本改变。不过，中国企业可以借助Chiplet更快地发展应用，促使其向标准芯粒方向转型。

未来该技术的应用前景将出现在哪些领域？

芯和半导体市场部负责人认为，相较之下AI人工智能、HPC高性能计算对于芯片的设计规模要求最高，这两个领域对于Chiplet技术的尝试会更加迫切。

芯原股份创始人、董事长兼总裁戴伟民接受采访时表示，平板电脑应用处理器，自动驾驶域处理器，数据中心应用处理器将会是Chiplet率先落地的应用领域。

今年3月2日，英特尔与AMD、Arm、高通、微软、谷歌、Meta、台积电、日月光、三星等十家行业巨头正式成立UCIe（通用芯粒高速互连）产业联盟，意欲共同打造Chiplet互连标准，携手推动Chiplet接口规范的标准化。

国内厂商方面，包括芯原、超摩科技、灿导、芯和等多家半导体企业已经陆续加入。另外近日也有消息传出，阿里巴巴也加入了Chiplet生态联盟UCIe，并且成为中国大陆首家董事会成员。

据国内芯动科技半导体公司技术总监高专指出，不论从国内还是国际来说，UCIe的发布意味着Chiplet向更多应用场景迈出了一大步。

其表示，目前很多大型芯片公司都有基于Chiplet的产品问世，但是绝大部分的互联标准是自己定义的私有协议，也就是最多只能自家产品互连，不同厂家的Chiplet芯粒是不能通信和组合的。

就像USB接口，如果都是私有协议，各个厂家的USB主机接口和各种USB设备除了自家产品外都互不兼容，会极大的限制USB的使用场景。

Chiplet也是类似，理论上统一了Chiplet接口标准，大家的Chiplet都可以互连，这会让大量的芯片公司参入进来，做出各种功能的Chiplet小芯片，将促进整个Chiplet生态的开放和繁荣。

发展Chiplet几个关键点

虽然Chiplet正展现出诸多好处和市场潜力，但是要充分发挥其效力，仍面临着一些需要解决的难题和挑战。其中，解决互联标准只是第一步。技术层面，Chiplet 还面临着来自先进封装、测试、软件配合等多个方面的挑战。

1、先进封装

要将Chiplet真正结合在一起，最终还要依靠先进封装。

目前台积电拥有CoWoS/InFO、英特尔拥有EMIB、Fovores 3D等，Chiplet使用的先进封装多种多样。UCIe1.0标准没有涵盖用于在小芯片之间提供物理链接的封装/桥接技术。在UCIe的定义中，Chiplet可以通过扇出封装、硅中介层、EMIB连接，甚至可以通过一个普通的有机基板连接。只要一个UCIe小芯片符合标准（包括凸块间距），它就可以与另一个 UCIe 小芯片通信。

未来随着Chiplet 技术的发展终究会使小芯片间的互联达到更高的密度，要应对先进封装功能和密度的不断提升，散热、应力和信号传输等都是重大的考验。目前头部的IDM厂商、晶圆代工厂以及封测企业都在积极推动不同类型的先进封装技术，以抢占这块市场。

2、芯片测试

对于Chiplet来说，将一颗大的SoC芯片拆分成多个芯粒，相较于测试完整芯片难度更大，尤其是当测试某些并不具备独立功能的Chiplet 时，测试程序更为复杂。英特尔创新科技前总经理谢承儒曾表示，以目前芯片复杂程度与更复杂的封装等，需要相对应测试技术，这就像闭眼在森林中跑步一样，会非常困难。

众多芯粒的测试需要在晶圆阶段完成，这就需要更多的探针来同时完成测试。特别是对于3D IC来说，从外部来看，其内部就是一个“黑盒子”，测试探针只能通过表面的一些点来获取有限的数据量，这也给对于3D IC的分析测试带来了很大的挑战。

同时，为了提升合封后的整体良率，Chiplet集成也对测试和质量管控提出了更高的要求，包括互连线路的信号质量验证、互操作性功能验证、测试覆盖率等考虑，此外也对晶圆级CP与Chiplet合封后成品FT测试流程和测试设备提出更高挑战。

张竞扬表示：“摩尔精英的ATE测试机台凝聚了顶尖IDM公司二十多年来的研发成果，并在过去数百亿颗芯片的测试实践中中积累了宝贵的经验，帮助客户应对Chiplet模式下的芯片测试在效率、成本和质量的挑战。”

3、EDA工具等软件配合

Chiplet 的设计制造需要 EDA 软件从架构到实现再到物理设计全方位进行支持，另外各个 Chiplet 的管理和调用也需要业界统一的标准。目前，Chiplet技术缺乏相关的EDA工具链，以及完整且可持续性的生态系统。

技术层面挑战之外，用户需求和Chiplet分工不明确、尚未建立规模经济的正向循环等不确定因素，也可能会导致供给侧不足，缺乏稳定多样的Chiplet供给等问题出现，多重困扰下，Chiplet需产业界一起来努力共建生态繁荣。

文章来源：钛媒体APP，首财君，九方金融研究所